公开(公告)号：KR101355626B1

公开(公告)日：2014-01-27

申请号：KR1020070072736

申请日：2007-07-20

Applicant: 삼성전자주식회사

Inventor： 임상우 ,  김의석 ,  이범학 ,  신범석

IPC: H04L12/771 ,  G06F13/14 ,  H04L29/06

CPC classification number: H04L45/7453 ,  G06F2213/0038 ,  H04L49/109 ,  H04L49/15

Abstract: 본 발명의 네트워크 제어 장치는 하나 이상의 마스터 지능 소자에 의해 생성된 복수의 어드레스를 수신하여 저장하고, 상기 어드레스 각각에 대응하는 데이터가 수신되었는지를 판정하여, 판정 신호를 생성하는 내용 주소 메모리, 및 상기 판정 신호에 따라 상기 어드레스 각각 및 상기 어드레스 각각에 대응하는 데이터를 슬레이브 지능 소자로 전송하는 패킷 디코더를 포함하며, 이를 통해 멀티플 어드레스 이슈 기능을 지원할 수 있다.
Network On Chip, NoC, Multiple Outstanding

公开(公告)号：KR1020120038282A

公开(公告)日：2012-04-23

申请号：KR1020100099958

申请日：2010-10-13

Applicant: 삼성전자주식회사

Inventor： 이범학 ,  임상우 ,  임의철 ,  허재영

IPC: G06F13/42 ,  G06F13/40 ,  G06F13/16

CPC classification number: G06F13/14 ,  G06F13/42 ,  G06F13/4204 ,  G06F2213/0038 ,  G06F13/1668 ,  G06F13/4063 ,  G06F13/4252

Abstract: PURPOSE: A bus system with an ID converter and a converting method thereof are provided to minimize performance lowering of a system even though the ID bit width of a slave device is smaller than the ID bit width of a master device, thereby realizing mutual communication even though the bit widths of IP(Intellectual Property) cores are different. CONSTITUTION: A master device has a first transaction ID with a fixed bit width. A slave device(140) has a second transaction ID of a different bit width from the bit width of the first transaction ID. A bus connects the master unit with the slave device. An ID converter(130) is connected between the bus and the slave device. If a transaction request is received from the master device through the bus, the ID converter maps the first transaction ID from the master device on the second transaction ID and provides the mapped ID to the slave device.

Abstract translation: 目的：提供一种具有ID转换器及其转换方法的总线系统，以便即使从设备的ID位宽小于主设备的ID位宽度，也可以使系统的性能降低最小化，从而实现相互通信 虽然IP（知识产权）核心的位宽度是不同的。 构成：主设备具有固定位宽的第一个事务ID。 从设备（140）具有与第一事务ID的位宽度不同的位宽度的第二事务ID。 总线将主单元与从设备连接。 ID转换器（130）连接在总线和从设备之间。 如果通过总线从主设备接收到交易请求，则ID转换器在第二事务ID上映射来自主设备的第一事务ID，并将映射的ID提供给从设备。

公开(公告)号：KR1020090031022A

公开(公告)日：2009-03-25

申请号：KR1020070096814

申请日：2007-09-21

Applicant: 삼성전자주식회사

Inventor： 이범학 ,  김의석 ,  임상우 ,  신범석

IPC: H04L12/931 ,  H04L12/771

CPC classification number: H04L49/251 ,  H04L49/109

Abstract: A on-chip network control system and a method thereof for controlling an address between a plurality of intelligent component or a hardware accelerator and the transmission of data are provided to reduce the latency between intellectual property without increasing the complexity of network connection. A relay(410) produces switch control signal(430) based on the first routing information(440) received from a first router. A switch(420) receives the first data packet relating to the first routing information from the first router(460). The switch controls one or more output port according to switch control signal during a first time period. The switch outputs the first data packet by passing through the output port more than the controlled one for the second time interval(470).

Abstract translation: 提供一种用于控制多个智能组件或硬件加速器之间的地址和数据传输的片上网络控制系统及其方法，以减少知识产权之间的等待时间，而不增加网络连接的复杂性。 继电器（410）基于从第一路由器接收的第一路由信息（440）产生开关控制信号（430）。 交换机（420）从第一路由器（460）接收与第一路由信息有关的第一数据分组。 该开关在第一时间段期间根据开关控制信号控制一个或多个输出端口。 交换机在第二时间间隔（470）通过超过受控的输出端口输出第一数据分组。

公开(公告)号：KR100721444B1

公开(公告)日：2007-05-23

申请号：KR1020060082205

申请日：2006-08-29

Applicant: 삼성전자주식회사

Inventor： 김의석 ,  임상우 ,  이범학

IPC: H04L12/26 ,  H04L12/24

Abstract: NoC 전력 제어 장치 및 그 방법이 개시된다. 본 발명의 NoC 전력 제어 장치는 마스터 또는 및 상기 마스터에 상응하는 모듈 중 어느 하나 이상으로부터 발생된 트랜잭션(transaction)을 모니터링하는 트랜잭션 모니터링부 및 상기 모니터링된 트랜잭션을 기반으로 하여 NoC(Network-on-Chip)를 구성하는 모듈들에 대한 클럭(clock)을 선택적으로 제어하는 클럭 제어부를 포함하는 것을 특징으로 한다. 따라서, 본 발명은 NoC의 소비 전력을 감소시킬 수 있다.
NoC, 버스, 클럭, AXI, 트랜잭션, NoC 패킷, 모니터링

Abstract translation: 公开了一种NoC电力控制装置及其方法。 本发明的NoC电力控制设备包括：交易监视单元，用于监视从与主设备对应的主设备和模块中的至少一个产生的交易;以及NoC（片上网络 以及时钟控制器，用于选择性地控制构成存储器模块的模块的时钟。 因此，本发明可以降低NoC的功耗。

公开(公告)号：KR100631202B1

公开(公告)日：2006-10-04

申请号：KR1020050002420

申请日：2005-01-11

Applicant: 삼성전자주식회사

Inventor： 임상우 ,  이범학 ,  김의석

IPC: H04J13/16

CPC classification number: H04L12/4625

Abstract: CDMA 버스를 이용한 원칩 시스템 및 그의 데이터 전송방법이 개시된다. 본 발명에 따른 CDMA 버스를 이용한 원칩시스템은 소정 기준에 의해 적어도 하나의 그룹으로 분류되는 복수의 지능소자들, 및 분류된 그룹에 속하는 지능소자들과 연결되고, 데이터를 송신하는 송신측 지능소자로부터 데이터를 수신할 수신측 지능소자의 고유ID를 전송받고, 전송받은 고유ID에 대응하는 수신측 지능소자에 할당된 코드워드를 송신측 지능소자에 제공하는 적어도 하나의 중재기를 포함한다. 이에 의해, 지능소자에 할당되는 코드워드의 길이를 감소시킬 수 있다.
SoC, CDMA 버스, 중재기, 지능소자, 브릿지, 중복 할당, 분산식, 단일식

公开(公告)号：KR100524006B1

公开(公告)日：2005-10-27

申请号：KR1020030015736

申请日：2003-03-13

Applicant: 삼성전자주식회사

Inventor： 김대웅 ,  오승환 ,  정진세 ,  이범학

IPC: H04L12/747

Abstract: 본 발명의 네트워크 장치의 패킷 포워딩시 데이터 처리 방법은, 패킷이 수신되면, 공유버퍼를 지시하는 공유버퍼 지시부로부터 할당된 수신버퍼에 수신된 패킷을 저장하고, 수신버퍼를 지시하도록 수신버퍼지시부를 설정하는 단계, 수신된 패킷에 대응하여, 소정의 버퍼의 시작 주소를 지시하기 위한 임시 데이터포인터부를 구비하는 소켓버퍼를 생성하는 단계, 수신된 패킷의 도착지 주소가 네트워크 장치인지 여부를 판단하는 단계, 수신된 패킷의 도착지 주소가 네트워크 장치가 아닌 경우에는, 수신 버퍼에 저장된 패킷에 포함된 헤더 정보를 판독하여, 해당 헤더정보를 소켓버퍼에 복사하여, 네트워크 장치의 패킷을 포워딩시 소켓버퍼에 있는 헤더정보를 처리할 수 있도록 하는 단계, 및 소켓버퍼의 임시 데이터포인터부에 수신버퍼의 시작 주소� � 저장하는 단계를 구비한다. 이에 의해, 메모리 주소를 이용하여 프로세서의 캐시의 내용을 비활성화할 수 없는 경우에, 수신된 패킷 전체를 소켓 버퍼의 데이터 영역에 재복사하지 않고, 패킷의 헤더 정보만 복사하여 네트워크 계층으로 전달할 수 있어 데이터 복사양이 획기적으로 감소된다.

公开(公告)号：KR1020090009451A

公开(公告)日：2009-01-23

申请号：KR1020070072736

申请日：2007-07-20

Applicant: 삼성전자주식회사

Inventor： 임상우 ,  김의석 ,  이범학 ,  신범석

IPC: H04L12/771 ,  G06F13/14 ,  H04L29/06

CPC classification number: H04L45/7453 ,  G06F2213/0038 ,  H04L49/109 ,  H04L49/15

Abstract: A network control system and a method thereof for optimizing data transmission efficiency even when increasing the complexity of implementation are provided to obtain the convenience among a plurality of intelligent components without increasing the number of gates. A contents address memory(410) stores a plurality of addresses by one or more master intelligent components. It determines whether data corresponding to the address is received. The determination signal includes information which indicates whether an address coincides with the address stored in a contents address memory. A packet decoder(420) transmits data corresponding to each address according to the determination signal to the slave intelligent component.

Abstract translation: 提供一种网络控制系统及其方法，即使在增加实现的复杂度的同时也提高数据传输效率，以便在不增加门数的情况下，在多个智能部件之间获得便利性。 内容地址存储器（410）通过一个或多个主智能组件存储多个地址。 它确定是否接收到对应于该地址的数据。 确定信号包括指示地址是否与存储在内容地址存储器中的地址一致的信息。 分组解码器（420）根据确定信号将与每个地址对应的数据发送到从属智能组件。

公开(公告)号：KR100846739B1

公开(公告)日：2008-07-16

申请号：KR1020060127752

申请日：2006-12-14

Applicant: 삼성전자주식회사

Inventor： 김의석 ,  임상우 ,  이범학

IPC: H04L12/771 ,  H04L29/10 ,  H04L12/02

Abstract: 네트워크-온-칩 인터페이스 장치 및 이를 이용한 네트워크-온-칩 패킷 인코딩 방법이 개시된다. 본 발명의 일실시예에 따른 네트워크-온-칩 인터페이스 장치는 IP 장치로부터의 트랜잭션에 상응하는 네트워크-온-칩 패킷을 구성하는 플릿들이 저장되는 패킷 버퍼, 상기 패킷 버퍼에 저장 가능한 플릿의 개수에 상응하는 개수의 플래그들이 저장되는 패킷 플래그 레지스터, 및 상기 패킷 플래그 레지스터의 상태에 따라 상기 IP 장치에 상응하는 프로토콜 제어신호를 생성하는 제어 신호 생성부를 포함한다.
네트워크-온-칩, 패킷 빌더, 패킷 인코더

公开(公告)号：KR1020070111306A

公开(公告)日：2007-11-21

申请号：KR1020060113761

申请日：2006-11-17

Applicant: 삼성전자주식회사 ,  리전츠 오브 더 유니버스티 오브 미네소타

Inventor： 임상우 ,  김의석 ,  이범학 ,  소벨맨,제랄드이. ,  김대욱 ,  김만호

IPC: G11C7/10

CPC classification number: H04L49/9036 ,  H04L47/266 ,  H04L49/3045 ,  H04L49/90 ,  H04L49/9078

Abstract: An input buffer apparatus and a method for controlling the same are provided to process data more efficiently by using a FIFO(First Input First Output) buffer and a shared buffer together. A VOQ(Virtual Output Queuing) buffer(130) comprises a plurality of VOQ buffers, and stores data inputted through an input port in a VOQ buffer corresponding to a target output buffer for outputting the data. A shared buffer(120) stores the data when the VOQ buffer corresponding to the target output port of the data becomes full, and provides the stored data to the VOQ buffer when the VOQ buffer is empty.

Abstract translation: 提供一种输入缓冲装置及其控制方法，用于通过一起使用FIFO（第一输入第一输出）缓冲器和共享缓冲器来更有效地处理数据。 VOQ（虚拟输出排队）缓冲器（130）包括多个VOQ缓冲器，并将通过输入端口输入的数据存储在与用于输出数据的目标输出缓冲器对应的VOQ缓冲器中。 当与数据的目标输出端口相对应的VOQ缓冲器变满时，共享缓冲器（120）存储数据，并且当VOQ缓冲器为空时，将所存储的数据提供给VOQ缓冲器。

公开(公告)号：KR100737943B1

公开(公告)日：2007-07-13

申请号：KR1020060088652

申请日：2006-09-13

Applicant: 삼성전자주식회사

Inventor： 임상우 ,  김의석 ,  이범학

IPC: H04L12/28 ,  H04L12/24

Abstract: An apparatus and a method for controlling an NoC(Network-on-Chip) response signal are provided to reduce a standby time to a NoC response signal and minimize an implementation cost by using a response signal wire directly connecting an NIS(Network Interface Slave) and an NIM(Network Interface Master). When a pre-set response signal is inputted from a slave IP(Intellectual Property), an NIS(130) outputs an activation signal for the response signal through a response signal wire. When the activation signal is inputted through the response signal wire directly connected with the NIS(130), an NIM(110) generates transaction with respect to the response signal and outputs it to a master IP. The response signal wire is a 1-bit wire, and the transaction is an AXI(Advanced Extensible Interface) transaction.

Abstract translation: 提供了一种用于控制NoC（片上网络）响应信号的设备和方法，以通过使用直接连接NIS（网络接口从设备）的响应信号线来减少对NoC响应信号的待机时间并且使实施成本最小化， 和一个NIM（网络接口主站）。 当从设备IP（知识产权）输入预置响应信号时，NIS（130）通过响应信号线输出响应信号的激活信号。 当通过直接与NIS（130）连接的响应信号线输入激活信号时，NIM（110）产生关于响应信号的事务并将其输出到主IP。 响应信号线是1位线，事务是AXI（高级可扩展接口）事务。