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公开(公告)号：KR101981091B1
公开(公告)日：2019-05-22
申请号：KR1020170175772
申请日：2017-12-20
Applicant: 충남대학교산학협력단
IPC: H04N21/488 , H04N21/431 , G10L15/26 , G10L25/63
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Patent Agency Ranking
公开(公告)号：KR101912228B1
公开(公告)日：2018-10-26
申请号：KR1020170175626
申请日：2017-12-20
Applicant: 충남대학교산학협력단
CPC classification number: A47G9/00 , A47G9/1027 , A47G9/1045 , A47G2009/006 , A61F5/56
Abstract: 본발명에의한스마트베개는 , 베개몸체부, 베개몸체부상단에위치하는공기튜브, 공기튜브에공기를공급할수 있는공기펌프를포함하여베개높이를조절할수 있는스마트베개에있어서, 지향성마이크; 지향성마이크와베개몸체부를연결하는연결부;를추가적으로더 포함하고, 베개의사용시에는지향성마이크가사용자의입과코 부분을향하도록하여사용자의입과코 부분에서발생하는소리를다른방향에서오는소리보다잘 수신할수 있는것을특징으로한다.
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公开(公告)号：KR101648965B1
公开(公告)日：2016-08-18
申请号：KR1020160027908
申请日：2016-03-08
Applicant: 충남대학교산학협력단
Inventor： 장경선
IPC: G06F17/30
Abstract: 비주얼검색방법이개시된다. 본발명의실시예에따른비주얼검색을위한클라이언트장치는, 사용자로부터검색대상에대한적어도하나의영상과, 상기검색대상에대한적어도하나의영상이아닌정보와, 상기적어도하나의영상및 상기적어도하나의영상이아닌정보에대한논리연산자의조합으로이루어진검색식을입력받는입력부와, 상기입력부를통해입력된상기검색식에대응하는검색결과를제공하는제어부와, 상기제어부의제어하에상기검색결과를표시하는표시부를포함할수 있다.
Abstract translation: 公开了一种视觉搜索方法，其可以简化在中继交易系统或产品注册和销售系统中的用户/卖家注册产品的过程。 根据本发明的实施例，用于视觉搜索的客户端设备包括：输入单元，用于从用户接收由搜索对象上的至少一个图像的组合组成的搜索公式，不是在 所述搜索对象上的至少一个图像，以及所述至少一个图像上的逻辑运算符和不是所述至少一个图像的信息; 控制单元，用于提供与由输入单元接收的搜索公式相对应的搜索结果; 以及显示单元，用于在所述控制单元的控制下显示所述搜索结果。
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公开(公告)号：KR100762264B1
公开(公告)日：2007-10-01
申请号：KR1020050050660
申请日：2005-06-14
Applicant: 충남대학교산학협력단
Inventor： 장경선
IPC: G06F13/40
Abstract: 본 발명은 온 칩 버스에 있어서, 병렬성을 증대시킬 목적으로 개발된 ARM사의 멀티 레이어 AHB 버스 매트릭스 구조를 개선하고 새로운 중재 방식을 채용하여 마스터가 새로운 트랜잭션을 시작할 때 또는 슬레이브 레이어를 변경할 때 마다 발생되는 종래 버스 매트릭스 고유의 1 클락 사이클 지연 시간을 줄임으로써 전체적인 버스 시스템의 성능을 향상시키는 지연 시간을 감소시키는 버스 매트릭스 구조에 관한 것이다. 본 발명은, 직접 마스터 레이어와 연결되며 1개의 플립플롭과 2개의 멀티플렉서를 구비한 디코더; 마스터를 선택하는 중재기를 포함하며, 상기 디코더와 각각 대응하고 각각의 슬레이브 레이어와 연결되는 출력 스테이지를 포함하는 것을 특징으로 한다. 따라서, 종래 버스 매트릭스 구조에서 입력 스테이지를 제거하고, 중재 방식을 밀리 타입으로 변경하여 종래 버스 매트릭스 고유의 1 클락 사이클 지연을 제거하고, 이와 같은 구조 개선으로 인해 종래 버스 매트릭스의 병렬성을 그대로 유지하면서 전체 버스 지연 시간, 버스 매트릭스의 하드웨어 오버헤드 및 클락 주기를 감소시킬 수 있다.
온 칩 버스, 버스 매트릭스, 입력 스테이지, 디코더, 출력 스테이지, 중재기, 비 선점 라운드 로빈 기반 중재 방식-
公开(公告)号：KR1020060130276A
公开(公告)日：2006-12-19
申请号：KR1020050050660
申请日：2005-06-14
Applicant: 충남대학교산학협력단
Inventor： 장경선
IPC: G06F13/40
Abstract: A bus matrix structure for reducing latency time is provided to reduce the latency time by removing an input stage, and remove latency of one clock cycle, and reduce hardware overhead and a clock cycle of a bus matrix by improving a structure of a decoder, an output stage, and an arbiter. Each decoder(110) is directly connected to a master layer, and includes one flip-flop and two multiplexers. Each output stage(120) includes the arbiter(130) selecting a master by using a round robin mode, corresponds to each decoder, and is connected to each slaver layer. The flip-flop determines a data section. Each multiplexer outputs a response signal of the output stage without any change if a master selection signal of the output stage is '1' and generates a delayed response if the master selection signal is '0'.
Abstract translation: 提供了一种用于减少延迟时间的总线矩阵结构，通过消除输入级来减少延迟时间，并消除一个时钟周期的延迟，并且通过改进解码器的结构来降低总线矩阵的硬件开销和时钟周期， 输出级和仲裁器。 每个解码器（110）直接连接到主层，并且包括一个触发器和两个多路复用器。 每个输出级（120）包括通过使用循环模式选择主机的仲裁器（130），对应于每个解码器，并且连接到每个从动器层。 触发器确定数据部分。 如果输出级的主选择信号为“1”，则每个多路复用器输出输出级的响应信号，而不产生任何改变，如果主选择信号为“0”，则产生延迟响应。
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公开(公告)号：KR1020050090849A
公开(公告)日：2005-09-14
申请号：KR1020040016122
申请日：2004-03-10
Applicant: 충남대학교산학협력단
Inventor： 장경선
IPC: G06F13/40
Abstract: 본 발명은 온 칩 버스에 관한 것으로, 원래 전력 소모를 줄일 목적으로 만들어진 세그멘티드 버스의 구조를 확장하고 새로운 중재 방식을 채용하여 병렬성을 증대시킴으로써 전체적인 버스 시스템의 성능을 최대화 시키는 방법에 관한 것이다.
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