公开(公告)号：KR101843917B1

公开(公告)日：2018-03-30

申请号：KR1020160114295

申请日：2016-09-06

Applicant: 한국과학기술연구원

Inventor： 김형준 ,  구현철 ,  장차운 ,  김한성

IPC: H01L43/02 ,  H01L43/10 ,  H01L43/12 ,  G11C11/16

CPC classification number: H01L27/092 ,  H01L21/28291 ,  H01L21/823807 ,  H01L21/8252 ,  H01L27/0605 ,  H01L27/085 ,  H01L29/0895 ,  H01L29/36 ,  H01L29/66462 ,  H01L29/66984 ,  H01L29/7785 ,  H01L29/7786

Abstract: 일실시예는스핀궤도결합상수가상이한 2DEG(2-dimension electron gas, 2차원전자가스)와 2DHG(2-dimension hole gas, 2차원정공가스) 구조를채널층으로하는반도체소자를이용한상보성논리소자및 그제조방법을제공한다. 상보성논리소자는ⅰ) 기판, ⅱ) 기판위에위치하고, 제1 채널층과상기채널층에캐리어를공급하는전하공급층및 상기채널층의상하에각각배치된상부클래딩층및 하부클래딩층을포함하는제1 반도체소자, ⅲ) 기판위에위치하고, 제1 반도체소자와이격배치되고, 제2 채널층과상기채널층에캐리어를공급하는전하공급층및 상기채널층의상하에각각배치된상부클래딩층및 하부클래딩층을포함하는제2 반도체소자, ⅳ) 제1 반도체소자와제2 반도체소자위에위치하는강자성체로이루어진소스전극, ⅴ)제1 반도체소자와제2 반도체소자위에위치하고, 소스전극과이격형성된강자성체로이루어진드레인전극, 그리고ⅵ) 제1 반도체소자와제2 반도체소자위에위치하고, 소스전극과드레인전극사이에위치하여제1 채널층및 제2 채널층을통과하는전자의스핀을제어하도록적용된게이트전압이인가되는게이트전극을포함한다.

Abstract translation: 在一个实施例中，使用具有不同自旋轨道耦合常数的2DEG（2维电子气）和2维空穴气（2DHG）结构的半导体器件作为沟道层的互补逻辑器件 及其制造方法。 位于一基板，一第一沟道层和用于提供载流子到所述沟道层和包括分别设置在所述沟道层上形成上部包层的顶部和底部与下部包层的电荷供给层上的互补逻辑器件ⅰ）底物，ⅱ） Iii）设置在衬底上并与第一半导体元件间隔开的上覆层，上覆层设置在沟道层的上方和下方，用于将载流子供应到第二沟道层和沟道层的电荷供应层， 包括下覆层，ⅳ）第一半导体元件和由在所述半导体器件中的源极电极上形成的强磁性材料的第二，ⅴ）的第一半导体元件和位于第二半导体元件上，形成了源极电极和间隔开的一个第二半导体器件 施加由铁磁材料制成的漏电极，和ⅵ）位于所述第一半导体元件和第二半导体元件的上方，以控制被设置在源极和通过所述第一通道层的漏电极和第二沟道层之间的电子的自旋 栅极电压包括施加的栅电极。

公开(公告)号：KR1020180027122A

公开(公告)日：2018-03-14

申请号：KR1020160114295

申请日：2016-09-06

Applicant: 한국과학기술연구원

Inventor： 김형준 ,  구현철 ,  장차운 ,  김한성

IPC: H01L43/02 ,  H01L43/10 ,  H01L43/12 ,  G11C11/16

CPC classification number: H01L27/092 ,  H01L21/28291 ,  H01L21/823807 ,  H01L21/8252 ,  H01L27/0605 ,  H01L27/085 ,  H01L29/0895 ,  H01L29/36 ,  H01L29/66462 ,  H01L29/66984 ,  H01L29/7785 ,  H01L29/7786 ,  H01L43/02 ,  G11C11/161 ,  H01L43/10 ,  H01L43/12

Abstract: 일실시예는스핀궤도결합상수가상이한 2DEG(2-dimension electron gas, 2차원전자가스)와 2DHG(2-dimension hole gas, 2차원정공가스) 구조를채널층으로하는반도체소자를이용한상보성논리소자및 그제조방법을제공한다. 상보성논리소자는ⅰ) 기판, ⅱ) 기판위에위치하고, 제1 채널층과상기채널층에캐리어를공급하는전하공급층및 상기채널층의상하에각각배치된상부클래딩층및 하부클래딩층을포함하는제1 반도체소자, ⅲ) 기판위에위치하고, 제1 반도체소자와이격배치되고, 제2 채널층과상기채널층에캐리어를공급하는전하공급층및 상기채널층의상하에각각배치된상부클래딩층및 하부클래딩층을포함하는제2 반도체소자, ⅳ) 제1 반도체소자와제2 반도체소자위에위치하는강자성체로이루어진소스전극, ⅴ)제1 반도체소자와제2 반도체소자위에위치하고, 소스전극과이격형성된강자성체로이루어진드레인전극, 그리고ⅵ) 제1 반도체소자와제2 반도체소자위에위치하고, 소스전극과드레인전극사이에위치하여제1 채널층및 제2 채널층을통과하는전자의스핀을제어하도록적용된게이트전압이인가되는게이트전극을포함한다.

公开(公告)号：KR101548329B1

公开(公告)日：2015-08-31

申请号：KR1020130041173

申请日：2013-04-15

Applicant: 한국과학기술연구원

Inventor： 이현정 ,  이기영 ,  장차운 ,  장준연

IPC: C07K7/06 ,  C40B30/04 ,  C01B31/02

CPC classification number: C07K7/06

Abstract: 본발명은그래피틱물질에특이적으로결합하는서열번호 1 및서열번호 2로이루어진군으로부터선택되는하나이상의아미노산서열을포함하는펩타이드, 이를포함하는파지, 상기펩타이드또는파지가배열된그래피틱표면을포함하는그래피틱물질을제공한다.