公开(公告)号：KR1019950005940B1

公开(公告)日：1995-06-07

申请号：KR1019920026109

申请日：1992-12-29

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 홍재환 ,  박형준 ,  권보섭 ,  이선훈 ,  권환우 ,  이충근

IPC: H04L7/00

CPC classification number: G06F11/0757 ,  G06F1/04 ,  H04L7/0083

Abstract: The circuit comprises a monitoring clock receiver(1), a counter reset generator(4) for generating a first reset signal in response to the received monitoring clock, a reset signal receiver(2) for receiving a second reset signal and synchronizing the received second reset signal with the monitoring clock or a reference clock, a monitoring counter circuit(5) sampling and counting the reference clock in response to the first and second reset signals to monitor the clock, a NAND logic means(7) outputting the monitored result in response to an output signal from the monitoring counter if a clock error is determined according to the monitored result, and an output hold circuit(16) holding the monitored result from the NAND logic device when the monitoring clock is abnormal.

Abstract translation: 该电路包括监视时钟接收器（1），用于响应接收到的监控时钟产生第一复位信号的计数器复位发生器（4），复位信号接收器（2），用于接收第二复位信号并同步所接收的第二 具有监视时钟或参考时钟的复位信号，监视计数器电路（5）响应于第一和第二复位信号对参考时钟进行采样和计数以监视时钟; NAND逻辑装置（7）将监视结果输出 响应来自监控计数器的输出信号，如果根据监视结果确定时钟误差，以及输出保持电路（16），当监视时钟异常时，保持来自NAND逻辑器件的监视结果。

公开(公告)号：KR1019940017397A

公开(公告)日：1994-07-26

申请号：KR1019920026109

申请日：1992-12-29

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 홍재환 ,  박형준 ,  권보섭 ,  이선훈 ,  권환우 ,  이충근

IPC: H04L7/00

Abstract: 본 발명은 필릅플롭과 카운터를 이용하여 디지탈 회로팩 내부의 클럭이나 데이터 전송에 사용되어지는 송신 또는 수신 클럭의 정확한 감시를 통하여 클럭의 에러를 신속하게 감지하여 에러를 처리하므로서 장애 발생에 대한 파급 효과를 극소화 하는데 그 목적이 있다.
감시하고자 하는 클럭의 감시클럭 수신부, 카운터 리셋 발생기, 리셋 신호 수신기, 기준 클럭 수신기, 감시 카운터회로, NAND 논리수단, 출력유지 회로로 구성되어 클럭을 감시한다.
디지탈 전송장치나 통신 시스템에 사용되어지는 클럭의 에러유무를 사용자의 에러 카운터의 정의에 따라 에러 감지의 속도를 조정 가능하며, 수신부에서의 정확한 에러 감지가 신속하게 이루어져 클럭 장애에 대한 파급 효과를 극소화 하는데 효과가 있다.