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公开(公告)号:KR1019960028171A
公开(公告)日:1996-07-22
申请号:KR1019940034747
申请日:1994-12-16
IPC: H04N5/06
Abstract: 본 발명은 공케이블티브이(CATV) 분배 스위치에서 가입자 접속 장치로 제공되는 44.736MHz 데이타와 종속 클럭 발생 장치에서 제공하는 44.736MHz클럭 사이의 위상 표동 성분을 보상하여 주는 비트 동기 장치에 관한 것으로. 회로 구성의 복잡성을 제거하여 소비 전력량을 줄이면서 입력 데이타의 중앙에 클럭의 상승 천이가 발생하도록 비트 동기를 실현하는 비트 동기 장치를 제공하기 위하여 천이 시점을 진단하기 위한 클럭을 생성하는 클럭 생성 수단(11); 데이타를 래치한 후에 리타이밍하여 출력하는 데이타 래치 수단(12); 제어 신호를 출력하는 위상 검출제어수단(14); 제어 신호에 따라 데이타의 위상 천이 시점을 판단하는 데이타 변화 위상 검출 수단(13); 안정된 데이타 신호의 재생이 가능한 위상을 가진 클럭을 선택하는 재생 클럭 선택 수단(15); 및 데이타를 안정되게 유지하는 출력 수단(16)을 구비하여 회로의 복잡성을 제거하여 고장이 적고, 유지보수가 쉽고, 경제적이며, 소비 전력을 크게 줄일수 있는 효과가 있다.
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公开(公告)号:KR1019950030490A
公开(公告)日:1995-11-24
申请号:KR1019940009191
申请日:1994-04-28
IPC: H03L7/00
Abstract: 본 발명은 동기망에서의 데이타와 클럭의 위상 조정회로에 관한 것으로, 입력되는 데이타의 2배의 주파수를 갖는 클럭을 이용하여 입력데이타와 같은 속도를 가지며 서로 90도의 위상차를 갖는 4개의 클럭을 생성하는 클럭생성수단; 상기 클럭생성수단에 접속되어 입력데이타를 래치하여 출력하는 데이타 래치수단; 상기 데이타 래치수단의 출력을 이용하여 입력데이타의 천이부를 검출하는 데이타 천이 검출수단; 상기 데이타 천이 검출수단으로부터 입력데이타의 천이가 검출되지 않더라도, 이전의 상기 데이타 천이 검출수단의 출력값을 유지하도록 하여, 최종적으로 출력 데이타의 출력 클럭이 안정된 위상관계를 유지하도록 하는 출력 안정화수단; 및 상기 출력 안정화수단의 출력을 제어신호로 하여, 상기 데이타 래치수단으로 부터의 출력 데이타 중 하나를 선택하여 출력하며, 상기 출력 안정화수단의 출력을 제어신호로 하여, 상기 클럭생성수단으로 부터의 출력 중에서 하나를 선택하여 출력하는 출력 선택수단을 구비한다.
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公开(公告)号:KR1019950023144A
公开(公告)日:1995-07-28
申请号:KR1019930026436
申请日:1993-12-03
IPC: H04Q3/66
Abstract: 본 발명의 목적은 병렬 처리 소프트웨어 구조에서 프로세스의 적체로 인해 발생하는 교환기의 과부하 상태를 예방하기 위하여 R2 신호 방식의 입중계선 점유를 제어하는 방법을 제공하는데 있으며, 상기 목적을 달성하기 위하여 본 발명은, 입중계선 점유신호가 수신되면 점유 요구를 받은 입중계선에 대한 물리적 중계선 번호를 호 처리용 논리적 번호로 변환하고 점유 신호를 수신한 입중계선이 속한 루트 정보를 구하는 제1단계와, 루트종류가 입중계선의 신호 방식이 R2 방식이며 입중계선의 용도가 통화용인가를 확인하여 유사 점유신호를 배제하고, 해당 입중계선에 배정되어 있는 호 처리 프로세스가 있는가를 조사하는 제2단계와, 배정되어 있는 호 처리 프로세스가 없으면 새로운 프로세스를 생성하여 입중계 호를 수행하고, 배정되어 있는 호 처 리 프로세스가 있으면 해당 프로세스를 소멸시키고, 새로운 프로세스를 생성시켜 입중계 호를 수행하도록 하는 제3단계를 구비하여 수행한다.
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公开(公告)号:KR1019950022349A
公开(公告)日:1995-07-28
申请号:KR1019930027883
申请日:1993-12-15
IPC: H04L7/02
Abstract: 본 발명에서는 PON(Passive Optical Network)구조를 갖는 가입자에 대한 데이타 전송시 디지틀 논리회로를 이용하여 데이타와 클럭 사이의 비트 동기를 실현하는 비트동기를 제공하는데 그 목적이 있으며, 데이타의 가장자리를 나타내는 로드(LOAD)신호를 출력하는 데이타 천이 검출수단(11)과, 25MHz클럭을 생성하는 25MHz클럭생성수단(12)과, 상기 25Mb/s의 외부 입력데이타를 입력받아 리타이밍하는 리타이밍 수단(13)과, 상기 25MHz클럭생성수단(12)과 리타이밍수단(13)의 출력을 이용하열 프레임워드 동기에 따른 데이타를 출력하는 프레임동기수단(14)과, 상기 프레임동기수단(14)의 출력을 입력받아 논리합 처리하여 데이타 천이 검출수단(11)의 리셋신호를 제공하는 논리합 처리수단(15)을 구비하여 PON구조를 갖는 광가입자로의 데이타 전송에 있으며, 수신측에서의 데 타 검출을 용이하게 하고 데이타에 동기된 클럭을 공급할 수 있는 효과가 있다.
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公开(公告)号:KR1019950022098A
公开(公告)日:1995-07-26
申请号:KR1019930028942
申请日:1993-12-21
IPC: H03K17/00
Abstract: 본 발명은, 하나의 탄성버퍼를 사용하여 여러 전송채널을 시간대로 달리하여 하나의 전송로를 통하여 전송이 가능하도록 함으로써 경계성을 높이도록 하였을 뿐만 아니라, 병렬로 여러개의 전송로를 통하여 전송하는 것도 가능하도록 한 다중가입자 접속시의 전송속도차 보상회로를 제공하는데 그 목적이 있으며, 상기 목적을 달성하기 위하여 본 발명은, 직/병렬 변환부(21,25), 듀얼 포트(Dual port)SRAM(22), 병/직렬 변환부(23,26), 2 : 1 멀티플렉서(MUX)(24), 쓰기 어드레스 발생기(27), 읽기 어드레스 발생기(28), 쓰기 콘트롤 로직(29), 읽기 콘트롤 로직(210)을 구비한다.
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公开(公告)号:KR100277715B1
公开(公告)日:2001-01-15
申请号:KR1019980049113
申请日:1998-11-16
IPC: H04L12/00
Abstract: 1. 청구범위에 기재된 발명이 속하는 기술분야
본 발명은 디지탈 전송 시스템의 링절체 제어 장치에 관한 것임.
2. 발명이 해결하고자하는 과제
본 발명은 동기식 디지탈 전송 시스템의 링절체 제어를 위한 외부의 프로세서로부터 전달되는 단 한 번의 링절체 제어명령만으로도 링절체가 이루어지도록 하여, 경로 설정을 자유롭게 할 수 있는 링절체 제어 장치를 제공함에 목적이 있다.
3. 발명의 해결방법의 요지
본 발명은, 제어신호에 따라, 운용대역의 입력신호는 예비대역의 입력신호로 변환하여 전달하고, 예비대역의 입력신호는 운용대역의 입력신호로 변환하여 전달하는 제 1 링절체 수단; 제 1 링절체수단로부터 전달되는 신호를 제어신호가 지정하는 임의의 출력 경로로 전달하는 스위칭수단; 제어신호에 따라 운용대역의 출력신호는 예비대역의 출력신호로 변환하여 전달하고, 예비대역의 출력신호는 운용대역의 출력신호로 변환하여 전달하는 제 2 링절체수단; 및 제어신호를 제 1 및 제 2 링절체수단과 상기 스위칭수단으로 전달하는 접속수단을 포함한다.
4. 발명의 중요한 용도
본 발명은 동기식 디지탈 전송 시스템의 링절체 제어에 이용됨.-
公开(公告)号:KR1020000033955A
公开(公告)日:2000-06-15
申请号:KR1019980051039
申请日:1998-11-26
IPC: H04L12/43
CPC classification number: H04L12/437 , H04J3/085 , H04L12/43
Abstract: PURPOSE: A drop/add/ring switch controlling system for a BLSR-4(4 fiber bi-directional line switched ring) is provided to offer a drop/add/ring switch by increasing a number of devices using a demultiplexer, a multiplexer a multi-stage switch and a drop/add/ring switch controller through a capacity of a signal is increased. CONSTITUTION: A first-a fourth demultiplexers(11-14) drops to two signals of 5Gb/s by inputting each operating band signal of 10Gb/s, each protective band signal of 10Gb/s of a first input signal and a second input signal inputted from one side or the other side. First-fourth switches(21-24) drops to a capacity of 2.5Gb/s by inputting an operating band signal of 5Gb/s, a protective band signal of the first input signal, an operating band signal of 5Gb/s and a protective band signal of the second input signal dropped from the demultiplexers. First-eighth devices of drop/add/ring switches(31-38) control a drop/add/ring switch/through with a first, a second outputs and an output of subnetwork by inputting the first and the second input signal of 2.5Gb/s dropped from the switches and an input signal of the subnetwork. Fifth - eighth switches(41-44) reset a path with two outputs of 5Gb/s by inputting the first and the second outputs switched from the devices of drop/add/ring switch. A first and a fourth multiplexers(51-54) outputs in 10Gb/s by inputting two outputs of 5Gb/s from the switches for each first and second outputs.
Abstract translation: 目的:提供用于BLSR-4(4光纤双向线路交换环)的降/加/环开关控制系统,以通过使用解复用器增加多个设备来提供下拉/加/环开关,多路复用器 多级开关和一个放大/加/环开关控制器通过一个信号的容量增加。 构成:通过输入10Gb / s的每个工作频带信号,第一输入信号的10Gb / s的每个保护频带信号和第二输入信号,第一至第四解复用器(11-14)下降到5Gb / s的两个信号 从一侧或另一侧输入。 通过输入5Gb / s的工作频带信号,第一输入信号的保护频带信号,5Gb / s的工作频带信号和保护频带信号,第一至第四开关(21-24)下降到2.5Gb / s的容量 第二输入信号的频带信号从解复用器中掉落。 通过输入2.5Gb的第一和第二输入信号,下拉/加/环开关(31-38)的第一个第八个器件通过第一个,第二个输出和子网的输出来控制一个降/加/环开关/ / s从交换机和子网的输入信号丢弃。 第五至第八开关(41-44)通过输入从滴/加/环开关的装置切换的第一和第二输出来复位具有5Gb / s的两个输出的路径。 第一和第四多路复用器(51-54)以10Gb / s的形式输出,每个第一和第二输出都从开关输入5Gb / s的两个输出。
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公开(公告)号:KR1019990043112A
公开(公告)日:1999-06-15
申请号:KR1019970064098
申请日:1997-11-28
IPC: H04L7/00
Abstract: 본 발명은 클럭원이 다른 입력신호를 수신장치의 내부에서 사용하는 클럭원에 위상정렬시키는 프레임 위상 정렬기에 관한 것이며, 기억장치를 사용하여 소자의 과용을 줄이고, 또한 직/병렬 및 병/직렬 변환 과정이 필요 없이 임의의 프레임 위상 정렬기의 한계치에 쉽게 적용할 수 있는 프레임 위상 정렬기를 제공하고자 한다. 이를 위하여 본 발명의 프레임 위상 정렬기는 외부로부터 주기적으로 입력되는 제1 프레임 펄스, 입력데이터 및 상기 두 신호에 동기된 제1 클럭; 상기 제1 클럭을 입력 받아 쓰기 어드레스 신호를 생성하는 쓰기 어드레스 발생수단; 상기 쓰기 어드레스 신호에 제어 받아 상기 입력데이터를 기억 수단에 기록하도록 하는 쓰기 디코딩 수단; 상기 쓰기 디코딩 수단에 제어 받아 상기 입력데이터를 저장하는 상기 기억 수단; 수신장치 내부 신호인 제2 프레임 펄스를 프레임 위상 정렬기의 임의의 허용한계에 맞추기 위하여, 상기 제2 프레임 펄스에 동기된 수신장치 내부 신호인 제2 클럭을 임의의 클럭주기 만큼 지연시켜 제3 프레임 펄스를 생성하는 지연 수단; 상기 제3 프레임 펄스에 의해 주기적으로 그 출력이 초기화되고, 상기 제2 클럭을 입력 받아 읽기 어드레스 신호를 생성하는 읽기 어드레스 발생 수단; 및 상기 읽기 어드레스 발생 수단에 제어 받아 상기 기억 수단에 저장된 데이터를 읽어 내도록 하는 읽기 디코딩 수단을 포함하여 이루어진다.
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公开(公告)号:KR1019990033618A
公开(公告)日:1999-05-15
申请号:KR1019970055029
申请日:1997-10-25
IPC: H04L1/00
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 셀프간 신호 전송시의 신호 성능 감시 장치에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은, STM-4 프레임의 B1 바이트를 이용하여 하드웨어의 과용을 줄이고 장치내의 신호의 전송 선로에서 신호 성능 저하 검출을 위한 셀프간 신호 전송시의 신호 전송 감시 장치를 제공하고자 함.
3. 발명의 해결방법의 요지
본 발명은, 한 프레임 주기로 소정 비트의 패리티를 발생시키기 위한 패리티 생성 수단; 현재의 신호 프레임으로부터 이전 신호 프레임의 상기 패리티의 정보를 추출하기 위한 패리티 추출 수단; 상기 패리티 생성 수단의 출력 및 상기 패리티 추출 수단의 출력을 비교하여 에러를 검출하기 위한 에러 검출 수단; 및 에러 검출 수단의 출력 정보를 이용하여 경보 신호 및 인터럽트 신호를 발생시키기 위한 경보 및 인터럽트 신호 발생 수단을 포함한다.
4. 발명의 중요한 용도
본 발명은 신호 성능 감시 장치에 이용됨.
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