公开(公告)号：KR100622128B1

公开(公告)日：2006-09-19

申请号：KR1020040108120

申请日：2004-12-17

Applicant: 한국전자통신연구원

Inventor： 김동수 ,  김영수 ,  박대선

IPC: G06F9/38

CPC classification number: H04L9/0662 ,  H04L2209/125

Abstract: 본 발명은 2:1 멀티플렉서를 이용하여 병렬 처리 로직으로 구성하여 키 생성 속도를 향상시키도록 하는 병렬 처리 축소 키 생성기에 관한 것이다. 이와 같은 본 발명은 선택 선형궤한 쉬프트 레지스터(LFSR)와, 소스 선형궤한 쉬프트 레지스터(LFSR) 및 출력량 레지스터를 갖는 축소(Shrinking) 키 생성기에 있어서, 상기 선택 LFSR의 선택 비트에 의해 상기 소스 LFSR의 소스 비트 또는 소정의 입력 비트를 선택하는 선택 논리회로와, 상기 선택 논리회로의 출력 비트들이 채워질 인덱스를 지정하는 인덱스 카운터와, 상기 인덱스 카운트의 지정에 따라 상기 선택 논리회로의 출력 비트를 쉬프트시키는 출력량 레지스터로 구성된다.
순차 처리 로직, 병렬 처리 로직, FPGA, ASIC

Abstract translation: 本发明涉及一种并行处理简化密钥生成器，用于使用2：1多路复用器来配置并行处理逻辑以提高密钥生成速度。 本发明涉及一种具有选择线性移位寄存器（LFSR），源线性移位寄存器（LFSR）和输出量寄存器的收缩密钥发生器， 选择逻辑电路，用于选择选择逻辑电路的源位或预定输入位;索引计数器，用于指定要用选择逻辑电路的输出位填充的索引; 和一个输出量寄存器。

公开(公告)号：KR1020060069615A

公开(公告)日：2006-06-21

申请号：KR1020040108120

申请日：2004-12-17

Applicant: 한국전자통신연구원

Inventor： 김동수 ,  김영수 ,  박대선

IPC: G06F9/38

CPC classification number: H04L9/0662 ,  H04L2209/125

Abstract: 본 발명은 2:1 멀티플렉서를 이용하여 병렬 처리 로직으로 구성하여 키 생성 속도를 향상시키도록 하는 병렬 처리 축소 키 생성기에 관한 것이다. 이와 같은 본 발명은 선택 선형궤한 쉬프트 레지스터(LFSR)와, 소스 LFSR 및 출력량 레지스터를 갖는 축소(Shrinking) 키 생성기에 있어서, 상기 선택 LFSR의 선택 비트에 의해 상기 소스 LFSR의 소스 비트 또는 소정의 입력 비트를 선택하는 선택 논리회로와, 클럭신호의 다음 클럭킹(clocking)시, 상기 선택 논리회로의 출력 비트들이 채워질 인덱스를 지정하는 인덱스 카운터와, 상기 인덱스 카운트의 지정에 따라 상기 선택 논리회로의 출력 비트를 쉬프트시키는 출력량 레지스터로 구성된다.
순차 처리 로직, 병렬 처리 로직, FPGA, ASIC

公开(公告)号：KR100489216B1

公开(公告)日：2005-05-17

申请号：KR1020030028888

申请日：2003-05-07

Applicant: 한국전자통신연구원

Inventor： 김성조 ,  박대선 ,  허용준 ,  홍충선

IPC: H04L12/24

Abstract: 본 발명은 단순 망 관리 프로토콜(SNMP)을 이용하는 네트워크 관리 시스템 및 그 네트워크 관리 시스템에서의 정보 교환 방법을 제공한다. 매니저 모듈에서는 XML로 변환 및 암호화한 PDU를 XML 보안 정책과 함께 에이전트 모듈로 전송한다. 에이전트 모듈에서는 XML 형식으로 암호화된 PDU를 복호화시키고, XML 보안 정책을 이용해서 SNMP 메시지로 다시 변환한 다음 XML 보안 정책에 따라 보안 기능을 수행한다. 따라서 기존의 네트워크 관리 시스템에서 발생되는 보안상의 취약점을 효과적으로 해결할 수 있으며 호환성을 유지할 수 있다.