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公开(公告)号：KR100992184B1
公开(公告)日：2010-11-04
申请号：KR1020080064922
申请日：2008-07-04
Applicant: 한국전자통신연구원
IPC: G06F21/00
Abstract: 플랫폼 장착용 모듈은 입출력 인터페이스부를 통해 외부 장치와 통신할 수 있고, 내장된 펌웨어 및 입출력 인터페이스부로 수신된 명령을 실행하여 데이터 처리 내부 제어 신호 발생 등의 제어를 수행하는 실행 엔진부, 해시 연산을 통해 인증 절차를 수행하여 무결성을 검사하는 무결성 검사부, 대칭키 쌍 및 RSA 암호키 쌍을 생성하는 키 생성부, RSA 암호 연산을 이용하여 데이터를 암호화하여 암호화된 데이터를 생성하는 RSA 엔진부, RSA 암호키 쌍 및 암호화된 데이터를 저장하고, 플랫폼 장착용 모듈과 연관된 식별자 및 상태를 저장하는 비휘발성 메모리부, 동적 데이터를 저장하는 휘발성 메모리부, 난수를 생성하는 실난수 생성부 및 입출력 인터페이스부를 통한 외부의 오류 주입 공격에 대비하여 동작 규격 이외의 전압, 온도 및 동작 주파수의 값에 대한 검출과 플랫폼 장착용 모듈의 실행을 차단하는 제어 신호를 생성하는 VTF 검출부를 포함한다. 이를 통해 모바일 디바이스의 키의 생성과 무결성을 보장하고, 미리 설정된 플랫폼 장착용 모듈의 기능을 변경할 수 있다.
신뢰 플랫폼 모듈, 무결성, 암호 코프로세서, 난수-
公开(公告)号：KR1020100065721A
公开(公告)日：2010-06-17
申请号：KR1020080124199
申请日：2008-12-08
Applicant: 한국전자통신연구원
IPC: H04L9/06
CPC classification number: H04L9/3239 , H04L2209/12 , H04L2209/805
Abstract: PURPOSE: A hash encryption device and a method thereof are provided to minimize the power consumption required for hardware resource by applying a clock signal only when data saved in a register is changed. CONSTITUTION: A message scheduler(300) generates a plurality of first message data during a first hash calculation process. The message scheduler generates a plurality of second message data during a second hash calculation process. A message compression part(400) computes a first message digest by using the second message data during the first hash calculation process. The message compression part generates a second message digest by using the second message data during the second hash calculation process. A controller(200) decides the hash operation which is used for the calculation data among the first and the second hash calculation from an external control command. The controller decides the times of the hash calculation. The controller controls the message scheduler and the message compression part according to the determined hash calculation and the times.
Abstract translation: 目的：提供散列加密装置及其方法，以便仅当存储在寄存器中的数据改变时才通过施加时钟信号来最小化硬件资源所需的功率消耗。 构成：消息调度器（300）在第一散列计算处理期间生成多个第一消息数据。 消息调度器在第二哈希计算处理期间生成多个第二消息数据。 消息压缩部分（400）在第一散列计算处理期间通过使用第二消息数据来计算第一消息摘要。 消息压缩部分在第二哈希计算处理期间通过使用第二消息数据生成第二消息摘要。 控制器（200）根据外部控制命令确定在第一和第二散列计算中用于计算数据的散列操作。 控制器决定散列计算的时间。 控制器根据确定的散列计算和时间来控制消息调度器和消息压缩部分。
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公开(公告)号：KR1020100041649A
公开(公告)日：2010-04-22
申请号：KR1020080131492
申请日：2008-12-22
Applicant: 한국전자통신연구원
CPC classification number: G06K19/0717
Abstract: PURPOSE: A sensor tag device and an authentication method thereof are provided to tighten the security of RFIG tag by authenticating the RFID tag through a value corresponding to sensor device and to protect RFID or SID(Smart/Serial/Secure Identifier) sensor tag information by installing an authentication module in a sensor tag. CONSTITUTION: An RFID(Radio Frequency Identification) sensor tag device(1) comprises an RF(Radio Frequency) interface unit(11), a control unit(12) and a sensor unit(13). The sensor unit senses surrounding environment elements. The sensor unit outputs a sensing value. If physical change is in the sensor tag, the control unit blocks the use of the sensor tag through an initial value and current value. When the sensor tag is attached to a product, the initial value is sensed through the sensor unit. The current value is sensed through the sensor unit.
Abstract translation: 目的：提供传感器标签装置及其认证方法，以通过与传感器装置相对应的值认证RFID标签来紧固RFIG标签的安全性，并通过以下方式保护RFID或SID（智能/串行/安全标识符）传感器标签信息 将认证模块安装在传感器标签中。 构成：RFID（射频识别）传感器标签装置（1）包括RF（射频）接口单元（11），控制单元（12）和传感器单元（13）。 传感器单元感测周围的环境元素。 传感器单元输出感测值。 如果传感器标签中有物理变化，则控制单元通过初始值和当前值阻止传感器标签的使用。 当传感器标签连接到产品时，通过传感器单元检测初始值。 通过传感器单元检测当前值。
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公开(公告)号：KR1020090065415A
公开(公告)日：2009-06-22
申请号：KR1020080064922
申请日：2008-07-04
Applicant: 한국전자통신연구원
IPC: G06F21/00
Abstract: A module mounted platform and a method for changing function for a module mounted platform are provided to ensure the integrity of a mobile device by protecting the stored data. An integrity inspection unit(230) ensures the integrity by performing an authentication process through a hash operation, and a key generating unit(250) generates a pair of symmetrical keys and a pair of cryptographic keys corresponding to an RSA(Rivest Shamir Adleman) cryptographic method. An RSA(Rivest Shamir Adleman) engine unit(260) generates encoded data by encoding the data through the pair of cryptographic keys. A non-volatile memory unit(280) stores a first code, and provides the other codes except the first code to an execution engine unit based on a mode selection signal.
Abstract translation: 提供了模块安装平台和用于改变模块安装平台的功能的方法，以通过保护所存储的数据来确保移动设备的完整性。 完整性检查单元（230）通过散列操作执行认证处理来确保完整性，密钥生成单元（250）生成一对对称密钥和对应于RSA（Rivest Shamir Adleman）密码的密钥对 方法。 RSA（Rivest Shamir Adleman）引擎单元（260）通过一对加密密钥对数据进行编码来生成编码数据。 非易失性存储器单元（280）存储第一代码，并且基于模式选择信号将除第一代码之外的其他代码提供给执行引擎单元。
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公开(公告)号：KR1020090005673A
公开(公告)日：2009-01-14
申请号：KR1020070068874
申请日：2007-07-09
Applicant: 한국전자통신연구원
CPC classification number: H04L63/164 , G06F21/602 , H04L63/0485 , H04L63/123
Abstract: An apparatus for a low power SHA-1 hash operation and an apparatus for low power HMAC(keyed Hash message Authentication Code) cryptographic using the same are provided to protect user privacy in wired/wireless data configuration such as a mobile trusted computing, an RFID(Radio Frequency IDentification), a wireless sensor network, a home network and so on. A key padding unit(230) performs the padding process of key data for HMAC calculation, and an XOR calculation unit(233) performs an XOR operation of padded key data and padding consonants. A data conjunction unit(240) conjuncts texts to be encrypted to an XOR-calculated data, and a data padding unit(250) performs the padding process of the conjunct data. An SHA-1 Hash calculation unit(270) supports the SHA-1 Hash calculation of the padded data. The data selection unit selects the results of the SHA-1 Hash calculation or the texts to be encrypted and transfers the results or the texts to the data conjunction unit. A controller(260) reads out the data necessary for performing the encrypted operation and controls the operation of the data conjunction unit and the data padding unit.
Abstract translation: 提供了一种用于低功率SHA-1散列操作的装置和使用其的密码的低功率HMAC（密钥哈希消息认证码）装置，以保护有线/无线数据配置中的用户隐私，例如移动可信计算，RFID （射频识别），无线传感器网络，家庭网络等。 密钥填充单元（230）对用于HMAC计算的密钥数据执行填补处理，XOR计算单元（233）执行填充密钥数据和填充辅音的异或运算。 数据连接单元（240）将要加密的文本连接到XOR计算的数据，并且数据填充单元（250）执行连接数据的填充处理。 SHA-1哈希计算单元（270）支持填充数据的SHA-1哈希计算。 数据选择单元选择SHA-1哈希计算的结果或要加密的文本，并将结果或文本传送到数据连接单元。 控制器（260）读出执行加密操作所需的数据，并控制数据连接单元和数据填补单元的操作。
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Patent Agency Ranking
公开(公告)号：KR1020080053165A
公开(公告)日：2008-06-12
申请号：KR1020070054698
申请日：2007-06-04
Applicant: 한국전자통신연구원
CPC classification number: H03M1/52 , G04F10/105
Abstract: A current source mode double integration type conversion apparatus is provided to be applied to various sensors by simply amending an interface circuit according to a capacitance and a resistance type of the sensors. A current source mode double integration type conversion apparatus includes a current mode double integration unit(100), a comparison unit(200), a gate logic unit(300), and a digital control unit(400). The current mode double integration unit integrates an input current for a predetermined time and outputs an integrated voltage. The comparison unit compares a predetermined reference voltage with the integrated voltage outputted from the current mode double integration unit, and outputs a compared output pulse signal. The gate logic unit outputs the output pulse signal which is logically calculated using a predetermined internal signal and the output pulse signal of the comparison unit. The digital control unit generates a corresponding request signal based on the pulse signal outputted from the gate logic unit.
Abstract translation: 通过简单地根据传感器的电容和电阻类型修改接口电路，提供电流源模式双积分型转换装置来应用于各种传感器。 电流源模式双积分型转换装置包括电流模式双积分单元（100），比较单元（200），门逻辑单元（300）和数字控制单元（400）。 电流模式双积分单元将输入电流集成预定时间并输出积分电压。 比较单元将预定参考电压与从当前模式双积分单元输出的积分电压进行比较，并输出比较输出脉冲信号。 门逻辑单元输出使用预定内部信号和比较单元的输出脉冲信号逻辑计算的输出脉冲信号。 数字控制单元基于从门逻辑单元输出的脉冲信号产生相应的请求信号。
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公开(公告)号：KR1020080050210A
公开(公告)日：2008-06-05
申请号：KR1020070040514
申请日：2007-04-25
Applicant: 한국전자통신연구원
IPC: G01R23/02
CPC classification number: G01R23/09 , G01R1/28 , G01R19/1659 , G01R23/10
Abstract: A frequency sensing apparatus is provided to maintain safety of a hardware device by removing dangerous elements from the hardware device through sensing of changes in the frequency of a clock signal. A frequency sensing apparatus includes an integrator(11) and a comparator(12). The integrator receives clock signals and integrates the received clock signals. The comparator compares an output of the integrator with a predetermined threshold voltage. An output of the comparator indicates whether the clock signal is within a normal frequency range or not. The predetermined threshold voltage is set as a predetermined voltage equal to and more than an output voltage of the integrator corresponding to a lower limit frequency of the normal frequency range of the clock signal.
Abstract translation: 提供了一种频率感测装置，用于通过感测时钟信号频率的变化来从硬件装置中去除危险元件来维持硬件装置的安全性。 频率感测装置包括积分器（11）和比较器（12）。 积分器接收时钟信号并对接收到的时钟信号进行积分。 比较器将积分器的输出与预定阈值电压进行比较。 比较器的输出指示时钟信号是否处于正常频率范围内。 预定阈值电压被设定为等于并且大于与时钟信号的正常频率范围的下限频率相对应的积分器的输出电压的预定电压。
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公开(公告)号：KR1020080035939A
公开(公告)日：2008-04-24
申请号：KR1020070019228
申请日：2007-02-26
Applicant: 한국전자통신연구원
CPC classification number: G01D5/14 , G01R31/2829 , Y10T307/766
Abstract: An apparatus for processing a sensor signal is provided to facilitate the access to a measurement system and an information protection system according to an application method. An apparatus for processing a sensor signal includes a current source(110), a resistance sensor(120), a ramp integrator(130), a comparator(140), and a controller(150). The current source generates and outputs regular current according to a setting. The resistance sensor generates a sensor voltage by using the current flowing from the current source. The ramp integrator generates and outputs integral voltage according to an input command. The comparator compares the sensor voltage and the integral voltage and outputs the compared result. The controller controls the generation and output of the integral voltage according to the output of the comparator.
Abstract translation: 提供了一种用于处理传感器信号的装置，以便于根据应用方法访问测量系统和信息保护系统。 用于处理传感器信号的装置包括电流源（110），电阻传感器（120），斜坡积分器（130），比较器（140）和控制器（150）。 电流源根据设定产生并输出常规电流。 电阻传感器通过使用从电流源流出的电流产生传感器电压。 斜坡积分器根据输入指令产生并输出积分电压。 比较器比较传感器电压和积分电压，并输出比较结果。 控制器根据比较器的输出控制积分电压的产生和输出。
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公开(公告)号：KR100819031B1
公开(公告)日：2008-04-02
申请号：KR1020060075804
申请日：2006-08-10
Applicant: 한국전자통신연구원
CPC classification number: H04L63/0428 , G06K19/0723 , H04L63/08
Abstract: 전파식별 태그 장치 및 그 인증 방법이 개시된다. 본 발명의 전파식별 태그 장치는 디바이스, 디바이스 인식부, RF 처리부 및 제어부를 포함한다. 디바이스는 입력되는 제1신호에 응답하여 제2신호를 출력한다. 디바이스 인식부는 제어신호에 의해 제1신호를 디바이스에 출력하고, 제2신호를 수신하여 N비트(N은 1보다 큰 정수) 데이터를 출력한다. RF 처리부는 RF 신호를 수신하고, RF 신호로부터 명령을 추출한다. 제어부는 추출된 명령에 따라 디바이스 인식부에 제어신호를 출력하며, 추출된 명령에 대응하여 N비트 데이터를 입력받아 처리한다.
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公开(公告)号：KR100498736B1
公开(公告)日：2005-07-01
申请号：KR1020020075193
申请日：2002-11-29
Applicant: 한국전자통신연구원
IPC: H04L9/06
Abstract: 본 발명은 AES 블록 암호의 라운드 연산을 하드웨어로 구현할 때, 많은 게이트 수를 필요로 하는 믹스 칼럼 변환의 게이트 수를 줄여 빠른 시간에 다항식 곱셈을 수행하기 위한 것으로, 이를 위한 구성은 입력 데이터 값에 대하여 한 바이트씩 연산을 수행한 후, 수행된 한 바이트 단위의 데이터 값을 클럭(clock)이 들어올 때마다 쉬프트시켜 제공하는 저장부와, 저장부로부터 제공되는 바이트 단위의 데이터 값이 암호화 모드인지, 아니면 복호화 모드인지를 결정하고, 결정된 모드 각각에 맞게 바이트 단위의 데이터 값을 제공하는 제1,2,3,4 다중화기와, 제1다중화기에 의해 결정된 각각의 모드에 따라 제공되는 바이트 단위의 데이터 값 중 최상위 비트 값(In(7))이 마스크의 값으로 할당되며, 할당된 마스크의 값에 따라 16진수 값 {02}를 곱하여 제공하는 제1 � �셈기와, 제1다중화기에 의해 결정된 각각의 모드에 따라 제공되는 바이트 단위의 데이터 값 중 상위 3비트 값(In(7:5))이 마스크의 값으로 할당되며, 할당된 마스크의 값에 따라 16진수 값 {0e}를 곱하여 제공하는 제2 곱셈기와, 제2다중화기에 의해 결정된 각각의 모드에 따라 제공되는 바이트 단위의 데이터 값 중 최상위 비트 값(In(7))이 마스크의 값으로 할당되며, 할당된 마스크의 값에 따라 16진수 값 {03}을 곱하여 제공하는 제3 곱셈기와, 제2다중화기에 의해 결정된 각각의 모드에 따라 제공되는 바이트 단위의 데이터 값 중 상위 3비트 값(In(7:5))이 마스크의 값으로 할당되며, 할당된 마스크의 값에 따라 16진수 값{0b}를 곱하여 제공하는 제4 곱셈기와, 제3다중화기에 의해 결정된 복호화 모드에 따라 제공되는 바이트 단위의 데이터 값 중 상위 3비트 값(In(7:5 ))이 마스크의 값으로 할당되며, 할당된 마스크의 값에 따라 16진수 값{0d}를 곱하여 제공하는 제5 곱셈기와, 제4다중화기에 의해 결정된 복호화 모드에 따라 제공되는 바이트 단위의 데이터 값 중 상위 3비트 값(In(7:5))이 마스크의 값으로 할당되며, 할당된 마스크의 값에 따라 16진수의 값{09}를 곱하여 제공하는 제6 곱셈기와, 제1,3 곱셈기 각각의 다항식 곱셈 연산 결과인 데이터 값과, 제3,4 다중화기에 의해 결정된 암호화 모드에 따라 제공되는 바이트 단위의 데이터 값을 각각 비트 단위로 XOR 연산을 수행하여 출력하는 제1 XOR 연산기와, 제2,4,5,6 곱셈기 각각의 다항식 곱셈 연산 결과인 데이터 값을 각각 비트 단위로 XOR 연산을 수행하여 출력하는 제2 XOR 연산기와, 제1,2 XOR 연산기 각각으로부터 제공되는 8비트 출력 중 암호화 모드인지, 아니면 복호화 모� �인지에 따라 믹스 칼럼 변환의 결과 값을 결정하면서 출력(Out(7:0)을 수행하는 제5 다중화기를 포함한다. 따라서, AES 블록 암호용 믹스 칼럼 변환을 위한 다항식 곱셈 기의 면적을 작게 차지할 뿐만 아니라 입력에서 출력에 이르기까지 데이터가 거쳐야 할 게이트 수를 최소화하여 다항식 곱셈 장치의 동작 가능 주파수를 높일 수 있다. 그리고, AES 블록 암호용 믹스 칼럼 변환을 위한 다항식 곱셈기를 소프트웨어로 구현하는 것보다 훨씬 빠르게 동작한다. 또한, AES 블록 암호용 믹스 칼럼 변환을 위한 다항식 곱셈기를 AES 알고리즘의 암/복호화 장치에 적용하여 빠른 시간 내에 안전하게 데이터를 암호화 및 복호화 하는데 적용할 수 있다. 마지막으로, AES 블록 암호용 믹스 칼럼 변환을 위한 다항식 곱셈 장치가 AES 알고리즘에만 국한되지 않고 다른 다항식 곱셈이 필요한 장치에도 쉽게 적용할 수 있다는 효과가 있다.
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