公开(公告)号：KR100104696B1

公开(公告)日：1996-09-11

申请号：KR1019930028936

申请日：1993-12-21

Applicant: 한국전자통신연구원

Inventor： 정성호 ,  김기천 ,  김장경

IPC: H04L12/28

公开(公告)号：KR1019960008681B1

公开(公告)日：1996-06-28

申请号：KR1019930028936

申请日：1993-12-21

Applicant: 한국전자통신연구원

Inventor： 정성호 ,  김기천 ,  김장경

IPC: H04L12/28

Abstract: a FIFO (1) which stores SDU generated in a main processor (i960CA); a first temporary register (8 bit register) (2) which reads data from the FIFO (1) in byte unit; a cell information store (3) which stores one cell information from the 8 bit register (2); a multiplexer (MUX) (4) which multiplexes the cell data from the cell information store (3); a CRC generating board (5) which generates the head error control information in the cell information from the MUX (4); a MUX (6) which forms the ATM cell by using the cell information and HEC; a second temporary register (7) which stores the ATM cell in byte unit temporarily; an encoder (10) which encodes the ATM cell to transfer to the network; an optical data link (ODL) (11) which transforms the encoded data into optical signal; a transmission control board (8) which controls the whole system; a third temporary register (9) which stores the data used in the control board (8) temporarily.

Abstract translation: 存储在主处理器（i960CA）中生成的SDU的FIFO（1）; 第一个临时寄存器（8位寄存器）（2），以字节为单位从FIFO（1）读取数据; 存储来自8位寄存器（2）的一个单元信息的单元信息存储单元（3）; 复用器（MUX）（4），其多路复用来自小区信息存储（3）的小区数据; CRC生成板（5），其生成来自MUX（4）的小区信息中的头错误控制信息; 通过使用小区信息和HEC形成ATM信元的MUX（6）; 暂时以字节为单位存储ATM信元的第二临时寄存器（7） 编码器（10），其对ATM信元进行编码以传送到网络; 光学数据链路（ODL）（11），其将编码数据变换成光信号; 控制整个系统的变速器控制板（8）; 临时存储控制板（8）中使用的数据的第三临时寄存器（9）。

公开(公告)号：KR1019950022438A

公开(公告)日：1995-07-28

申请号：KR1019930028936

申请日：1993-12-21

Applicant: 한국전자통신연구원

Inventor： 정성호 ,  김기천 ,  김장경

IPC: H04L12/28

Abstract: 본 발명은 종합정보통신망인 B-SIDN에 접속하기 위한 ATM 근거리망에 사용되는 호스트 인터페이스 접속장치의 구성요소인 비동기전달방식 물리계층 송신처리장치 및 방법에 관한 것으로, ATM 포럼 규격에 맞는 ATM 물리계층의 전송기능을 고속으로 지원하여 100Mbps 이상의 전송속도에서 동작이 가능하며, 셀 정보를 저장하는 각 저장수단을 효율적으로 관리하는 제어수단을 제공하고, 2개의 메모리뱅크를 통하여 데이타의 송수신을 효율적으로 제어하여 데이타의 넘침(overflow) 방지가 가능하게 동시에 2개의 동작수행이 가능하며, 적은 크기의 메모리뱅크를 사용하여 공간을 절약할 수 있고, 접속장치내의 주처리장치(i960CA)가 효율적으로 데이타를 처리하도록 32비트의 워드 단위로 데이타의 처리가 가능한 효과가 있다.

公开(公告)号：KR1019950022437A

公开(公告)日：1995-07-28

申请号：KR1019930028935

申请日：1993-12-21

Applicant: 한국전자통신연구원

Inventor： 정성호 ,  김장경

IPC: H04L12/28

Abstract: 본 발명은 종합정보통신망인 B-ISDN에 접속하기 위한 ATM 근거리망에 사용되는 호스트 인터페이스 접속장치의 구성요소인 비동기 전달방식 전송수렴부 계층과 물래매체부 계층의 수신처리 장치 및 방법에 관한 것으로, ATM 포럼 규격에 맞는 ATM 물리계층의 수신기능을 고속으로 지원하며, 각 저장수단을 효율적으로 관리하는 제어수단을 제공하고, 2개의 메모리뱅크를 통하여 데이타의 수신을 효과적으로 제어함으로써 데이타의 넘침(overflow)을 어느정도 방지할 수 있으며, 적은 규모의 메모리뱅크를 사용하여 공간을 절약할 수 있고, 소프트웨어에서 처리하는 부분과 무리없이 연결되도록 32비트의 워드(word) 단위로 셀정보의 처리가 가능한 효과가 있다.

公开(公告)号：KR1019960008680B1

公开(公告)日：1996-06-28

申请号：KR1019930028935

申请日：1993-12-21

Applicant: 한국전자통신연구원

Inventor： 정성호 ,  김장경

IPC: H04L12/28

Abstract: an optical data link (ODL) (1) which receives the cell data from ATM network as optical signal and transforms it to the electrical serial signal; a decoding board (Am7969) (2) which decodes the serial information received from ODL (1) to the electrical signal in the unit of byte; a first 8 bit register (4) which stores the transmission line control information outputted from the decoding board (2) temporarily; a second 8 bit register (3) which stores the 8 bits cell information outputted from the decoding board (2) temporarily; a head error verification board (parallel meggit decoder)(5) which verifies the efficiency of the cell received from the second 8 bit register (3); a cell information store (6) which comprises the two memory bank to store the cell information; a multiplexer (MUX) (7) which multiplexes and processes the cell information of the register (6); the third 8 bit register (8) which stores the multiplexed information temporarily; a register (9) which comprises the 4 FIFO banks to store the information from the third 8 bit register (8); a receiving control board (10) which controls the system.

Abstract translation: 光学数据链路（ODL）（1），其从ATM网络接收小区数据作为光信号，并将其转换为电串行信号; 解码板（Am7969）（2），将从ODL（1）接收的串行信息以字节为单位解码为电信号; 临时存储从解码板（2）输出的传输线控制信息的第一8位寄存器（4） 第二8位寄存器（3），其临时存储从解码板（2）输出的8位单元信息; 检测从第二8位寄存器（3）接收的单元的效率的头错误验证板（并行代码解码器）（5）; 小区信息存储器（6），其包括用于存储小区信息的两个存储体; 复用器（MUX）（7），其复用并处理寄存器（6）的单元信息; 临时存储复用信息的第三8位寄存器（8） 寄存器（9），其包括用于存储来自第三8位寄存器（8）的信息的4个FIFO库; 控制系统的接收控制板（10）。