公开(公告)号：KR1020050065122A

公开(公告)日：2005-06-29

申请号：KR1020030096889

申请日：2003-12-24

Applicant: 한국전자통신연구원

Inventor： 강태규 ,  주범순 ,  최창호 ,  정해원 ,  김영선

IPC: H04L12/28

CPC classification number: H04L49/352 ,  H04J3/04 ,  H04L12/66

Abstract: 10 기가비트 이더넷 라인 인터페이스 보드가 개시된다. 본 발명의 10기가비트 이더넷 라인 인터페이스 보드는, 스위치 및 라우터 시스템의 라인 인터페이스 보드 중 복수개의 단위 네트워크 프로세서 수단으로부터 수신한 10포트의 1기가비트 이더넷 프레임을 1포트의 10기가비트 이더넷 프레임으로 다중화(Multiplexing)하여 물리층 인터페이스 수단으로 출력하며, 역으로 물리층 인터페이스 수단으로부터 수신한 1포트의 10기가비트 이더넷 프레임을 10포트의 1기가비트 이더넷 프레임으로 역다중화(Demultiplexing)하여 복수개의 단위 네트워크 프로세서 수단으로 출력하는 것을 특징으로 한다.

公开(公告)号：KR100467324B1

公开(公告)日：2005-01-24

申请号：KR1020020074463

申请日：2002-11-27

Applicant: 한국전자통신연구원

Inventor： 김대업 ,  주범순 ,  정해원 ,  이형호

IPC: G06F13/00

CPC classification number: G06F13/387

Abstract: An apparatus for managing Ethernet physical layer registers and a method thereof are provided. The apparatus comprises a central processing unit (CPU) with an external bus interface function, and an interface conversion unit which is connected to the CPU through the external bus interface, converts the external bus interface into management data input/output (MDIO) interface and performs communications with the physical layer apparatus.

Abstract translation: 提供了一种用于管理以太网物理层寄存器的装置及其方法。 该设备包括具有外部总线接口功能的中央处理单元（CPU）和通过外部总线接口连接到CPU的接口转换单元，将外部总线接口转换成管理数据输入/输出（MDIO）接口，以及 执行与物理层设备的通信。

公开(公告)号：KR100450769B1

公开(公告)日：2004-10-01

申请号：KR1020020067392

申请日：2002-11-01

Applicant: 한국전자통신연구원

Inventor： 나용욱 ,  주범순 ,  정해원 ,  이형호

IPC: H04L12/24 ,  H04L12/70

Abstract: PURPOSE: A control device of a redundant packet switch system is provided to be implemented by using a simple sequence logic combination function, and to carry out a redundant switching process in hardware method, thereby enabling a high-speed redundant switching function without packet loss. CONSTITUTION: Each of packet switch boards comprises as follows. Switching portions(310-1,310-2) receive packet data transmitted from line cards through redundant packet data paths, and transmit the packet data to destination line cards by switching the packet data. Processor portions(320-1,320-2) activate plural switch ports of the switching portions(310-1,310-2), have system buses corresponding to the redundant packet data paths, and control redundancy of the first and second packet switch boards. State controllers(330-1,330-2) monitor states of each packet switch board by the two packet switch boards, input control signals from the processor portions(320-1,320-2) to generate activate/inactivate signals, and perform operational switching processes. Clock controllers(340-1,340-2) carry out clock synchronization processes with the packet switch boards.

Abstract translation: 目的：提供一种冗余分组交换系统的控制装置，通过使用简单的顺序逻辑组合功能来实现，并且以硬件方式执行冗余切换处理，由此实现高速冗余切换功能而无分组丢失。 组成：每个分组交换板包括如下。 交换部分（310-1,310-2）通过冗余分组数据路径接收从线卡发送的分组数据，并且通过切换分组数据将分组数据发送到目的地线路卡。 处理器部分（320-1,320-2）激活交换部分（310-1,310-2）的多个交换机端口，具有对应于冗余分组数据通路的系统总线以及控制第一和第二分组交换机板的冗余。 状态控制器（330-1,330-2）通过两个分组交换板监视每个分组交换板的状态，从处理器部分（320-1,320-2）输入控制信号以产生激活/去激活信号，并执行操作切换过程。 时钟控制器（340-1,340-2）与分组交换板执行时钟同步过程。

公开(公告)号：KR100394791B1

公开(公告)日：2003-08-19

申请号：KR1020010078507

申请日：2001-12-12

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 주범순 ,  김정식

IPC: H03K17/24

Abstract: PURPOSE: A duplicated clock selecting apparatus is provided to enhance the reliability of a system by selecting a clock according to the clock selection information provided from a processor. CONSTITUTION: A clock/state information reception portion(10) receives a clock and clock state information from a duplicated clock output portion of a system. A control signal generation portion(20) generates a control signal and clock selection information. A selection information reception portion(30) receives the clock selection information of a processor and the clock selection information of the control signal generation portion. A clock monitoring portion(40) monitors the clock of the clock/state information reception portion and a finally selected clock and output clock monitoring information. A local oscillation portion(50) generates a local clock. A test signal generation portion(60) generates a test signal. A selection signal generation portion(70) generates a clock selection signal. A clock selection portion(80) outputs selectively the finally selected clock from the inputted clocks. A clock and information transmission portion(90) outputs the clock state information, the clock selection information, the clock monitoring information, the test signal, the clock selection signal, and the finally selected clock.

Abstract translation: 目的：提供一种复制时钟选择装置，通过根据处理器提供的时钟选择信息选择时钟来提高系统的可靠性。 组成：时钟/状态信息接收部分（10）从系统的复制时钟输出部分接收时钟和时钟状态信息。 控制信号生成部分（20）生成控制信号和时钟选择信息。 选择信息接收部分（30）接收处理器的时钟选择信息和控制信号生成部分的时钟选择信息。 时钟监视部分（40）监视时钟/状态信息接收部分的时钟和最终选择的时钟和输出时钟监视信息。 本地振荡部分（50）产生本地时钟。 测试信号生成部分（60）生成测试信号。 选择信号生成部（70）生成时钟选择信号。 时钟选择部分（80）从输入的时钟选择性地输出最终选择的时钟。 时钟和信息传输部分（90）输出时钟状态信息，时钟选择信息，时钟监视信息，测试信号，时钟选择信号和最终选择的时钟。

公开(公告)号：KR100369330B1

公开(公告)日：2003-01-24

申请号：KR1020000082267

申请日：2000-12-26

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 주범순 ,  이범철

IPC: H03K5/00

Abstract: PURPOSE: A driving apparatus for stabilizing a synchronization circuit is provided, which enables to operate the synchronization circuit in a stable condition without any loss of a prior operation and state information in a system. CONSTITUTION: A power on reset part(1) generates a power on reset signal according to power on. A synchronous reference clock error judgement part(2) generates a synchronous reference clock error signal by judging an error of the synchronous reference clock after receiving the synchronous reference clock from the external and a measurement comparison clock. A frequency shift detection part(3) detects a frequency shift between the synchronous reference clock and a synchronization circuit output clock. A counter driving signal generation part(4) generates a counter driving signal by checking whether the frequency shift value is within a synchronization range of the synchronization circuit. A phase difference transition detection part(5) detects a phase difference of the synchronization circuit output clock as to the synchronous reference clock phase, and outputs a phase difference transition pulse whenever the phase difference is reversed. A synchronous state judgement part(7) judges a synchronous state according to the number of phase difference transitions, and generates a synchronous error signal using the measurement comparison clock from the external. An initialization driving signal generation part(8) generates a synchronization circuit initialization driving signal according to the power on reset signal and the synchronous reference clock error signal and the synchronous error signal. And a reset part(9) resets the synchronous reference clock error judgement part and the phase difference transition counter part and the synchronous state judgement part, by generating a reset signal according to the initialization driving signal.

Abstract translation: 目的：提供一种用于稳定同步电路的驱动装置，其能够在稳定状态下操作同步电路，而不会丢失系统中的先前操作和状态信息。 构成：通电复位部分（1）根据通电产生通电复位信号。 同步参考时钟误差判断部分（2）通过在从外部接收到同步参考时钟之后判断同步参考时钟的误差以及测量比较时钟来产生同步参考时钟误差信号。 频移检测部分（3）检测同步参考时钟和同步电路输出时钟之间的频移。 计数器驱动信号生成部（4）通过检查频移值是否在同步电路的同步范围内来生成计数器驱动信号。 相位差转变检测部分（5）检测关于同步基准时钟相位的同步电路输出时钟的相位差，并且每当相位差反转时输出相位差转变脉冲。 同步状态判断部分（7）根据相位差转换的次数判断同步状态，并使用来自外部的测量比较时钟产生同步误差信号。 初始化驱动信号生成部分（8）根据通电复位信号和同步参考时钟误差信号以及同步误差信号生成同步电路初始化驱动信号。 并且复位部分（9）通过根据初始化驱动信号产生复位信号来复位同步参考时钟误差判断部分和相位差转换计数器部分和同步状态判断部分。

公开(公告)号：KR1019990043116A

公开(公告)日：1999-06-15

申请号：KR1019970064102

申请日：1997-11-28

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 주범순 ,  김봉수 ,  이범철

IPC: H04L12/28

Abstract: 1. 청구 범위에 기재된 발명이 속한 기술분야
본 발명은 디지털/아날로그 변환기 제어 데이터 복원 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 삼중화 망동기 장치에서 프로세서간 통신을 이용한 디지털/아날로그 변환기 제어 데이터 복원 방법을 제공하고자 함.
3. 발명의 해결방법의 요지
본 발명은, 삼중화로 구성된 망동기 장치의 직렬 통신 채널을 연결하여 직렬 통신 채널의 연결 버스를 구비하여 직렬 통신의 채널 연결 버스로 각 망동기 장치가 프로세서간 통신을 이용하여 자신의 디지털/아날로그 변환기 제어 데이터(Digital to Analog Converter Control Word : 이하 DACW)를 교환하고, 각 망동기 장치가 안정된 동작 모드로 동작할 때에만 DACW를 송신하며, 자신이 동작중 재기동시 다른 여분의 망동기 장치로 자신이 안정 동작중에 송신한 DACW를 요구하여 수신하고, 수신한 DACW를 자신의 초기 동작값으로 이용한다.
4. 발명의 중요한 용도
본 발명은 망동기 장치에 이용됨.

公开(公告)号：KR100194805B1

公开(公告)日：1999-06-15

申请号：KR1019950055876

申请日：1995-12-23

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 주범순 ,  이창문 ,  이범철

IPC: H04L7/033

Abstract: 본 발명은 디지틀 위상차 검출기에 관한 것으로, 주피수 편차를 이용한 디지틀 위상차 검출기를 제공하기 위하여, 시스템 클럭의 동기용 기준 클럭에 대한 주파수 편차 정보를 최대 허용 주파수 편차 범위내에서만 검출하고, 검출된 주파수 편차 정보가 유효한지 여부를 판별하여 최대 허용 주파수 편차내의 주파수 편차 정보와 해당 주파수 편차 정보의 유무효 신호만을 위상차 정보로 프로세서로 공급하도록 구성하여 디지틀 논리 소자만으로 회로의 구현이 가능하기 때문에 반도체 집적화가 가능하고, 계수기 하나로 주파수 편차와 주파수 편차의 방향을 동시에 검출할 수 있게 함으로써 회로의 구성이 간단히 간단하며, 위상차 정보량을 최소화시킴으로써 프로세서에 위상차 정보로 인한 과부하가 걸리는 것을 방지하는 효과가 있다.

公开(公告)号：KR1019990024607A

公开(公告)日：1999-04-06

申请号：KR1019970045822

申请日：1997-09-04

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 김봉수 ,  이범철 ,  주범순

IPC: H03L7/08

Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 디지털 위상 고정 루프의 동기 제어 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 디지털 위상 고정 루프가 입력 동기 기준 클럭의 상태 변화에 대해 안정적으로 루프 클럭을 출력할 수 있도록 하고, 다중화된 디지털 위상 고정 루프의 출력 클럭의 위상을 일치시키는 위상 동기 루프의 동기 제어 방법을 제공하는데 그 목적이 있음.
3. 발명의 해결방법의 요지
본 발명은, 종래의 디지털 위상 고정 루프에서 사용하던 동작 모드이외에 중간 천이 모드를 추가하여 동기 기준 클럭이 순간적으로 나빠지는 경우에 동작 모드의 변경으로 인한 위상 고정 루프의 출력 클럭의 급격한 변화를 방지하여 클럭의 안정도가 저하되는 것을 방지하고, 다중화된 위상 고정 루프의 출력 클럭의 위상들을 일치시켜 출력 클럭들 사이에 발생 가능한 간섭 현상을 배제할 수 있다.
4. 발명의 중요한 용도
본 발명은 디지털 위상 동기 루프의 동기 제어에 이용됨.

公开(公告)号：KR1019980026381A

公开(公告)日：1998-07-15

申请号：KR1019960044804

申请日：1996-10-09

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 주범순 ,  이창문 ,  이범철

IPC: H03L7/00

Abstract: 본 발명은 위상 동기루프(Phase Locked Loop, PLL) 동기회로의 입력클럭에 대한 출력클럭의 동기상태 및 위상 동기루프 동기회로의 출력 클럭펄스의 파형을 감시할 수 있도록 하기 위한 것으로서, 위상 동기루프 동기회로 입력클럭과 출력클럭을 입력하여 출력클럭에 대한 입력클럭의 위상관계를 신호레벨로 감지하여 출력하는 위상 검출기와, 상기 위상 검출기가 출력하는 위상관계를 나타내는 신호를 입력하여 신호레벨에 변동이 발생할 경우 변동횟수를 계수하고 계수한 값과 기준 설정값을 비교하여 위상변동 검출신호를 출력하며 계수한 값이 기준 설정값과 같게 되면 하기의 신호유지 및 리셋기로부터 리셋신호를 입력하여 계수기 출력값을 초기 상태로 리셋하는 계수 및 비교기와, 상기 계수 및 비교기가 출력하는 위상변동 검출신호를 입력하여 신호� �� 일정 시간동안 유지시켜 출력하며, 계수기가 계수한 값이 기준 설정값과 같게 되는 경우에는 리셋신호를 발생시켜 상기 계수 및 비교기 내의 계수기를 리셋하는 신호유지 및 리셋기와, 위상 동기루프 동기회로의 입력클럭을 입력하여 장애를 감시하고 출력하는 입력클럭 감시기 및 상기 신호유지 및 리셋기의 출력과 상기 입력클럭 감시기의 출력을 각각 입력한 후 이를 논리연산하여 위상 동기루프 동기회로의 동기상태 신호를 발생시키는 동기 상태신호 발생기로 구성된 것을 특징으로 하고 있다.

公开(公告)号：KR100126856B1

公开(公告)日：1998-04-01

申请号：KR1019940033628

申请日：1994-12-10

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 이창문 ,  주범순 ,  박권철

IPC: H04L7/04 ,  H04L7/00 ,  H04L12/433

Abstract: A synchronous input reference clokc selector synchronizes a phase of an output clock even if the input reference clock is in an error state, and does not use a processor in the clock selection signal generator. The synchronous input reference clock selector includes: a clock selector(101) for selecting a clock according to a selection signal; a clock distributor(105) for distributing a clock; a clock state display and clock monitoring means(102) for monitoring a clock, and displaying a clock state; a dependent signal generator(106) for generating an independent signal; and a selection signal generator(103) for outputting a selection signal.

Abstract translation: 即使输入参考时钟处于错误状态，同步输入参考clokc选择器同步输出时钟的相位，也不使用时钟选择信号发生器中的处理器。 同步输入参考时钟选择器包括：时钟选择器（101），用于根据选择信号选择时钟; 用于分配时钟的时钟分配器（105）; 时钟状态显示和时钟监视装置（102），用于监视时钟，并显示时钟状态; 用于产生独立信号的从属信号发生器（106）; 以及用于输出选择信号的选择信号发生器（103）。