公开(公告)号：FR2965374B1

公开(公告)日：2013-06-21

申请号：FR1057754

申请日：2010-09-27

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： TAILLIET FRANCOIS

IPC: G06F13/42

公开(公告)号：FR2963450B1

公开(公告)日：2013-04-19

申请号：FR1056151

申请日：2010-07-27

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： TAILLIET FRANCOIS

IPC: G06F13/40 ,  G06F13/42

公开(公告)号：FR2963449B1

公开(公告)日：2013-01-25

申请号：FR1056149

申请日：2010-07-27

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： BAS GILLES ,  CHALOPIN HERVE ,  TAILLIET FRANCOIS

IPC: G06F13/40 ,  G06F13/42

公开(公告)号：FR2969451B1

公开(公告)日：2013-01-11

申请号：FR1060699

申请日：2010-12-17

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： TAILLIET FRANCOIS

IPC: H04L29/06 ,  G06F13/42

公开(公告)号：FR2976403A1

公开(公告)日：2012-12-14

申请号：FR1155050

申请日：2011-06-09

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： TAILLIET FRANCOIS

IPC: H01L21/768

Abstract: L'invention concerne un procédé de fabrication d'un circuit intégré (IC2) de technologie CMOS dans un wafer semi-conducteur (40) comprenant des chemins de découpe (41, 42). Selon l'invention, une plage de contact de masse (P5) du circuit intégré est réalisée dans un chemin de découpe (41) du wafer et est détruite lors d'une étape d'individualisation du circuit intégré par découpe du wafer. Un contact de masse du circuit intégré est pris sur la face arrière du circuit intégré lors de son montage dans un boîtier d'interconnexion.

公开(公告)号：FR2964483A1

公开(公告)日：2012-03-09

申请号：FR1057051

申请日：2010-09-06

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： TAILLIET FRANCOIS

IPC: G06F11/16 ,  G11B20/18 ,  G11C8/06 ,  G11C29/04

Abstract: Le procédé comprend : - lors d'un adressage de la mémoire pour écrire un deuxième (M2) mot à l'adresse d'un premier mot (M1) contenant un bit (bi) ayant une valeur logique erronée correspondant à un emplacement mémoire défectueux, a) une lecture (20) du premier mot, b) une détection (22) par un code de correction d'erreur de la présence dans la mémoire de ce bit (bi) ayant une valeur logique erronée, c) une écriture (31) d'au moins une partie dudit deuxième mot dans ladite mémoire non volatile à ladite adresse et d) une écriture (32) dans des moyens de mémoire auxiliaires (MMAX) d'une information (INF) contenant au moins ladite adresse et d'un bit relocalisé (bj) situé dans un emplacement mémoire auxiliaire de ces moyens de mémoire auxiliaires et affecté de la valeur logique souhaitée du bit du deuxième mot situé audit emplacement mémoire défectueux, et - lors d'un adressage ultérieur (50) de ladite mémoire pour lire le deuxième mot, e) une lecture des bits non erronés du deuxième mot comprenant une lecture (52) dans les moyens de mémoire auxiliaires d'au moins ledit bit relocalisé (bj) ayant ladite valeur logique souhaitée.

公开(公告)号：FR2953974B1

公开(公告)日：2012-01-13

申请号：FR0958868

申请日：2009-12-11

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： TAILLIET FRANCOIS

IPC: G11C16/14

公开(公告)号：FR2939926A1

公开(公告)日：2010-06-18

申请号：FR0858732

申请日：2008-12-17

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： TAILLIET FRANCOIS

IPC: G06F13/42

Abstract: L'invention concerne un procédé et système de transmission multi-canal sur un bus bifilaire comportant un signal de données (SDA) et un signal de synchronisation (SCL), des données d'un premier canal étant transmise par un codage d'état du signal de données pendant une période incluant un premier état du signal de synchronisation, des données d'un deuxième canal étant transmises par codage impulsionnel hors de ladite période.

公开(公告)号：FR3119493B1

公开(公告)日：2024-11-22

申请号：FR2100868

申请日：2021-01-29

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： TAILLIET FRANCOIS

IPC: H02H9/02

Abstract: Dispositif de protection contre les décharges électrostatiques La présente description concerne un dispositif (10) de protection contre les décharges électrostatiques comprenant un premier circuit écrêteur (16) relié entre un premier nœud (12) et un deuxième nœud (18) et un deuxième circuit écrêteur (20) actif, relié en série avec une première résistance (22), le deuxième circuit écrêteur et la première résistance étant reliés entre les premier et deuxième nœud, le deuxième circuit écrêteur comprenant un transistor (28) à effet de champ à structure métal-oxyde-semiconducteur. Figure pour l'abrégé : Fig. 1

公开(公告)号：FR3106941A1

公开(公告)日：2021-08-06

申请号：FR2001096

申请日：2020-02-04

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： TAILLIET FRANCOIS

IPC: H02H1/04 ,  H02H9/04 ,  H02M7/155

Abstract: Protection contre des surtensions La présente description concerne un dispositif (3) comprenant un pont redresseur (4) comprenant : une branche connectée entre des premier (202) et deuxième (201) noeuds ; une autre branche comprenant des premier (208) et deuxième (209) transistors MOS en série entre les premier (201) et deuxième (202) noeuds et ayant leurs sources reliées entre elles ; une résistance (R1) connectant la grille du premier transistor (208) et le deuxième noeud (201) ; une autre résistance (R2) connectant la grille du deuxième transistor (209) et le premier noeud (202) ; et pour chaque transistors (208, 209), un circuit (300) comprenant des première (301) et deuxième (302) bornes connectées respectivement au drain à la grille dudit transistor (208, 209), et étant configuré pour coupler électriquement ses première et deuxième bornes lorsqu'une tension entre la première borne dudit circuit et la première borne de l'autre circuit est supérieure à un seuil dudit circuit. Figure pour l'abrégé : Fig. 3