公开(公告)号：EP0178922A2

公开(公告)日：1986-04-23

申请号：EP85307459.9

申请日：1985-10-16

Applicant: FUJITSU LIMITED

Inventor： Ogawa, Junji

IPC: G11C8/00 ,  G11C7/00

CPC classification number: G11C7/1036 ,  G11C7/1006 ,  G11C11/4096

Abstract: An identification system to identify objects from a remote interrogation station is used with moving objects such as railroad cars. The system remotely programs and stores information on an object and remotely retrieves information from the object. An information and identity storage device (10) is located on the object and at least one interrogation station (11) is located remotely from the object.

Abstract translation: 用于识别来自远程询问站的物体的识别系统与诸如铁路车辆的移动物体一起使用。 该系统远程编程和存储对象上的信息，并从对象中远程检索信息。 信息和身份存储设备（10）位于对象上，并且至少一个询问站（11）远离对象定位。

公开(公告)号：KR1020080065149A

公开(公告)日：2008-07-11

申请号：KR1020070002176

申请日：2007-01-08

Applicant: 삼성전자주식회사

Inventor： 한용운 ,  이기암

IPC: G11C29/00 ,  G11C11/41

CPC classification number: G11C29/44 ,  G11C7/1036 ,  G11C11/41 ,  G11C2029/2602

Abstract: A memory diagnosis test circuit and a test method using the same are provided to check a failure node of 6 transistors constituting an SRAM(Static Random Access Memory) cell. A memory core block(210) is arranged with a plurality of memory cells. A first shift register(230) selects one of word lines of the memory core block, in correspondence to a first input data signal inputted sequentially in response to a first clock signal. A second shift register(240) selects one of bit line pairs of the memory core block, in correspondence to a second input data signal inputted sequentially in response to a second clock signal. An analog mode control part(260) transmits the selected bit line pair data to a data line pair in response to an analog mode signal.

Abstract translation: 提供了一种存储器诊断测试电路和使用其的测试方法来检查构成SRAM（静态随机存取存储器）单元的6个晶体管的故障节点。 存储器核心块（210）布置有多个存储器单元。 第一移位寄存器（230）对应于响应于第一时钟信号顺次输入的第一输入数据信号，选择存储器核心块的一行字线。 第二移位寄存器（240）对应于响应于第二时钟信号顺序输入的第二输入数据信号选择存储器核心块的位线对之一。 模拟模式控制部分（260）响应于模拟模式信号将选择的位线对数据发送到数据线对。

公开(公告)号：KR1020060127014A

公开(公告)日：2006-12-11

申请号：KR1020067012948

申请日：2004-12-20

Applicant: 샌디스크 엘엘씨

Inventor： 세르네아,라울-아드리안 ,  리,안

IPC: G11C16/00 ,  G11C29/00

CPC classification number: G11C7/1036 ,  G11C29/848

Abstract: The present invention presents a non- volatile memory wherein bad columns in the array of memory cells can be removed. According to another aspect of the present invention, substitute redundant columns can replace the removed columns. Both of these processes are performed on the memory in a manner that is externally transparent and, consequently, need not be managed externally by the host or controller to which the memory is attached. An inventory of the bad columns can be maintained on the memory. At power up, the list of bad columns is used to fuse out the bad columns. The memory may also contain a number of redundant columns that can be used to replace the bad columns.

Abstract translation: 本发明提供一种非易失性存储器，其中可以去除存储器单元阵列中的不良列。 根据本发明的另一方面，替代冗余列可以替代所移除的列。 这些处理都以外部透明的方式在存储器上执行，因此不需要由附加存储器的主机或控制器在外部进行管理。 可以在内存上维护坏列的清单。 上电时，不良列的列表用于对不良列进行融合。 内存还可能包含一些可用于替换不良列的冗余列。

公开(公告)号：KR100414067B1

公开(公告)日：2004-01-07

申请号：KR1020010031389

申请日：2001-06-05

Applicant: 엘지전자 주식회사

Inventor： 김대식

IPC: H03M13/27

CPC classification number: G06F7/785 ,  G11C7/1036 ,  G11C7/1042 ,  G11C8/00

Abstract: An interleaver memory access apparatus and method of a mobile communication system is disclosed in which code symbols are written in an interleaver memory by using a column address and the code symbols stored in the interleaver memory are simultaneously read by using a row address Accordingly, by implementing a simple addressing for a memory access, the a performance of an overall mobile communication system as well as a data access speed is improved.

Abstract translation: 公开了一种交织存储器访问装置和移动通信系统的方法，其中通过使用列地址将码元写入交织器存储器中，并且使用行地址同时读取存储在交织器存储器中的码元。因此，通过实现 存储器访问的简单寻址，整体移动通信系统的性能以及数据访问速度提高。

公开(公告)号：KR1020020092638A

公开(公告)日：2002-12-12

申请号：KR1020010031389

申请日：2001-06-05

Applicant: 엘지전자 주식회사

Inventor： 김대식

IPC: H03M13/27

CPC classification number: G06F7/785 ,  G11C7/1036 ,  G11C7/1042 ,  G11C8/00

Abstract: PURPOSE: An apparatus and a method for controlling an interleave memory are provided to reduce memory access time and power consumption by improving accessing method and an address method to the interleave memory. CONSTITUTION: An interleave memory(510) has the same size as data received from a symbol reiteration process portion(400). A shift register(520) is formed with 2 depth of 18 bits in order to receive 1-Row data from the interleave memory(510). An index decoder portion(530) receives 6 symbol data from the shift register(520), generates indexes for generating 64-array orthogonal modulation sequences, and outputs the indexes to the orthogonal modulator(600). An address generation and control logic portion(540) generates a memory access address and control signal for performing an access operation to the interleave memory(510). The symbol reiteration process portion(400) is formed with a data input portion(410), a plurality of path switch portions(421,422), a plurality of register blocks(431,432), and a data output portion(440).

Abstract translation: 目的：提供一种用于控制交错存储器的装置和方法，以通过改进对交错存储器的访问方法和地址方法来减少存储器访问时间和功耗。 构成：交织存储器（510）具有与从符号重复处理部分（400）接收的数据相同的大小。 移位寄存器（520）形成为具有18位的2个深度，以便从交错存储器（510）接收1行数据。 索引解码器部分（530）从移位寄存器（520）接收6个符号数据，产生用于产生64阵列正交调制序列的索引，并将索引输出到正交调制器（600）。 地址生成和控制逻辑部分（540）产生用于对交织存储器（510）执行访问操作的存储器访问地址和控制信号。 符号重复处理部分（400）形成有数据输入部分（410），多个路径切换部分（421,422），多个寄存器块（431,432）和数据输出部分（440）。

公开(公告)号：KR100224775B1

公开(公告)日：1999-10-15

申请号：KR1019960052876

申请日：1996-11-08

Applicant: 에스케이하이닉스 주식회사

Inventor： 최재명

IPC: G11C29/00

CPC classification number: G11C7/1033 ,  G11C7/1036

Abstract: 본 발명은 메모리 소자에서 프리패치 방법 및 이를 적용한 메모리 구조에 관한 것으로, N 비트의 프리패치 비트수에 해당하는 복수의 서브 메모리 어레이를 선택한 후, 외부 데이타가 입력되는 순서에 따라 각 데이타를 상기 선택된 메모리 어레이에 순차적으로 억세스 시키므로써, 소비 전력의 피크 값을 다운시키는 잇점이 있고, 또한 마스킹 데이타에 대한 타 데이타가 영향을 받지 않도록 하므로써 안정적인 프리패치 동작을 실행할 수 있어 메모리 소자의 신뢰성을 향상시키는 효과가 있다.

公开(公告)号：KR100166853B1

公开(公告)日：1999-03-20

申请号：KR1019960013072

申请日：1996-04-26

Applicant: 현대반도체 주식회사

Inventor： 최고희

IPC: H04N7/035

CPC classification number: G11C7/1036 ,  H04N5/145 ,  H04N5/907

Abstract: 본 발명은 정수 펠(Integer Pel) 모드 및 하프 펠(Half Pel) 모드의 블럭 데이타 억세스가 가능한 디지탈 영상신호 처리용 메모리 시스템에 관한 것으로서, 특히 정수 펠 읽기 모드인지 하프 펠 읽기 모드인지를 판별하는 검출부와, 상기 검출수단에서 정수 펠 읽기 모드로 판별되면 m×n(m,n은 정수) 비트의 블럭단위로 데이타를 억세스하고 하프 펠 읽기 모드로 판별되면 (m+1)×(n+1)(m,n은 정수) 비트의 블럭단위로 데이타를 억세스하도록 제어하는 제어수단을 포함하여 구성되고, 정수 펠 모드읽기시에는 m×n 비트의 블럭 단위로 데이타를 억세스하고, 하프 펠 모드 읽기시에는 (m+1)×(n+1) 비트의 블럭 단위로 데이타를 억세스하며 정수 펠/하프 펠 모드 쓰기시에는 m×n 비트의 시리얼 블럭 단위로 데이타를 쓰도록 함으로써, 하프 펠 모드를 처리하는 MPEG 및 HDTV 등에서 사용이 가능하여 화질이 향상된다.

公开(公告)号：KR100155180B1

公开(公告)日：1998-12-01

申请号：KR1019940033070

申请日：1994-12-07

Applicant: 닛본 덴끼 가부시끼가이샤

Inventor： 이시까와도루

IPC: G11C29/00

CPC classification number: G11C7/1036 ,  G11C29/32 ,  G11C29/38 ,  G11C2029/4002

Abstract: 반도체 메모리 디바이스는 다수의 메모리 블록과, 상기 메모리 블록에 데이타를 기록하기 위한 기록 회로와, 상기 메모리 블록으로부터 데이타를 판독하기 위한 판독 회로와, 메모리 블록으로부터 판독된 다수의 데이타를 직렬로 출력하기 위해 대응하는 메모리 블록에 접속되는 다수의 직렬 레지스터와, 직렬로 상기 직렬 레지스터를 접속하기 위해 상기 직렬 레지스터 중 2개의 인접하는 직렬 레지스터 사이에 배열되는 다수의 스위치와, 상기 최종 직렬 레지스터 전에 배열된 직렬 레지스터로부터 출력된 데이타와 상기 스위치에 의해 접속된 상기 직렬 레지스터의 최종단에 배열된 최종 직렬 레지스터로부터 출력된 데이타의 일치를 검출하기 위한 일치 검출 수단을 포함한다.

公开(公告)号：KR100138736B1

公开(公告)日：1998-06-15

申请号：KR1019930020119

申请日：1993-09-28

Applicant: 닛뽕덴끼 가부시끼가이샤

Inventor： 오끼무라야스노리

IPC: G11C7/00

CPC classification number: G11C7/1036

公开(公告)号：KR20210029614A

公开(公告)日：2021-03-16

申请号：KR1020190111074A

申请日：2019-09-06

Applicant: 에스케이하이닉스 주식회사

Inventor： 김웅래

IPC: G11C7/22 ,  G11C7/10 ,  G11C8/10

CPC classification number: G11C7/103 ,  G11C7/222 ,  G11C11/4076 ,  G11C11/4096 ,  G11C19/28 ,  G11C7/1036 ,  G11C7/1045 ,  G11C7/1078 ,  G11C7/1096 ,  G11C8/04 ,  G11C8/10 ,  G11C19/287 ,  G11C2207/2272 ,  G11C7/1093

Abstract: 반도체장치는 내부라이트신호를 전치시프팅구간만큼 시프팅하여 전치라이트신호를 생성하는 전치시프팅회로; 및 상기 전치라이트신호를 시프팅구간만큼 시프팅하여 컬럼선택신호를 생성하기 위한 시프팅라이트신호를 생성하는 시프팅회로를 포함한다. 상기 컬럼선택신호는 데이터가 입출력되는 컬럼경로를 선택하기 위해 활성화되고, 상기 전치시프팅구간은 클럭의 L 주기구간의 배수로 설정되며, 상기 L는 2 이상의 자연수로 설정된다.