一种忆阻器阵列故障测试电路

    公开(公告)号:CN116994634B

    公开(公告)日:2023-12-12

    申请号:CN202311246741.3

    申请日:2023-09-26

    Abstract: 本发明提出一种忆阻器阵列故障测试电路,属于忆阻器测试技术领域。该测试电路包括写电路,读电路,1T1R存储单元,传输电路,四个完全相同的DFT电路;并且,写电路和读电路分别与1T1R存储单元连接,1T1R存储单元与传输电路连接,传输电路以同样的方式与四个相同的DFT电路连接。本发明提出的忆阻器阵列故障测试电路,根据不同的忆阻器模型设定参考电流来检测故障,所提出的忆阻器阵列故障测试电路是基于数模混合环境实现的,其优势在于能检测出忆阻器阵列特有的故障,并且所需的测试序列更加简单;本发明提出的忆阻器阵列故障测试电路能同时和四种参考电流对比,检测时间更短,效率更

    一种忆阻器阵列故障测试电路

    公开(公告)号:CN116994634A

    公开(公告)日:2023-11-03

    申请号:CN202311246741.3

    申请日:2023-09-26

    Abstract: 本发明提出一种忆阻器阵列故障测试电路,属于忆阻器测试技术领域。该测试电路包括写电路,读电路,1T1R存储单元,传输电路,四个完全相同的DFT电路;并且,写电路和读电路分别与1T1R存储单元连接,1T1R存储单元与传输电路连接,传输电路以同样的方式与四个相同的DFT电路连接。本发明提出的忆阻器阵列故障测试电路,根据不同的忆阻器模型设定参考电流来检测故障,所提出的忆阻器阵列故障测试电路是基于数模混合环境实现的,其优势在于能检测出忆阻器阵列特有的故障,并且所需的测试序列更加简单;本发明提出的忆阻器阵列故障测试电路能同时和四种参考电流对比,检测时间更短,效率更高。

    一种高压开关功率管限流保护电路、PCB板及其控制器

    公开(公告)号:CN116454848B

    公开(公告)日:2023-09-12

    申请号:CN202310721690.9

    申请日:2023-06-19

    Abstract: 本发明公开了一种高压开关功率管限流保护电路、PCB板及其控制器,其中限流保护电路包括目标开关功率管NM0、外部输入电源、使能输入端、采样单元、第一开关单元、第二开关单元、电压比较单元和参考电压发生单元。本发明通过采样单元、第一开关单元和第二开关单元配合使用,使本限流保护电路在功能关闭状态和功能开启状态之间切换;整个电路结构无需额外增加基准电压模块,即使在高压条件下也能够实现电压比较,并可直接将比较结果转换成低压逻辑信号;采用源级电流比较器,具有带宽高及响应速度快的特点。

    一种应用探地雷达回波信号采集的等效采样电路

    公开(公告)号:CN106772269B

    公开(公告)日:2023-07-21

    申请号:CN201710122963.2

    申请日:2017-03-03

    Abstract: 本发明公开了一种新型的用于处理雷达回波信号的顺序等效采样电路,整个采样电路包括数字信号控制电路、ps级脉冲产生电路、采样保持电路、ADC转换电路;所述的数字控制信号是利用可编程逻辑门阵列结合外部晶振产生一个延时可调的方波信号;所述的ps脉冲产生电路是将经过延时的方波信号转换成一个带有延时的ps级的脉冲信号;采样保持电路与ps脉冲相连接,将ps脉冲作为采样与保持信号;采样保持电路将高频的脉冲信号拉长并与ADC相连,最终送入模数转换芯片。这种顺序采样电路很适合利用低速ADC对高频信号进行A/D转换,有利于降低整个采样电路设计的成本。

    一种基于优化预处理技术的高效率集成电路测试生成方法

    公开(公告)号:CN116106726B

    公开(公告)日:2023-07-14

    申请号:CN202310382209.8

    申请日:2023-04-12

    Abstract: 本发明公开了一种基于优化预处理技术的高效率集成电路测试生成方法,包括,对待测电路生成布尔公式,收集故障传播的必要信息;读取电路信息,包括直接蕴含、间接蕴含、有条件的间接蕴含、拓展的间接蕴含信息,将提取到的信息转化为新子句加入原公式中;将更新后的公式投入SAT求解器进行求解,在SAT求解结果中提取目标测试向量完成测试生成。本发明方法能够修剪测试生成求解中的解空间,同时经过学习的子句能够帮助约束SAT求解流程中的单元传播,最终实现测试生成问题加速求解的目标,并且对难以识别的故障进行测试,提高测试质量。

    基于斯坦纳树算法的多实例化分块顶层布线方法

    公开(公告)号:CN116402010A

    公开(公告)日:2023-07-07

    申请号:CN202310523803.4

    申请日:2023-05-10

    Abstract: 本发明公开基于斯坦纳树算法的多实例化分块顶层布线方法,属于计算、推算或计数的技术领域。该方法对线网进行网格划分,将线网映射到网格图上;使用FLUTE构造并分解得到所有的多引脚线网的直角斯坦纳最小树,将所有多端点的连线分解为二端点的连线,通过模式布线得到初始布线结果;对每组多端点线网,基于初始布线结果,将所有关联到的多实例化分块分为重要和不重要两类,将不重要分块内部的线路拆去,使用A‑Star算法进行绕障两端点布线;分析所有重要分块的功能后进行内部布线;对所有多端点线网重复以上过程,最终得到最终的布线结果。本发明实现了在多实例化分块内部进行布线,优化超大规模集成电路设计流程,并且降低布线时间与路径冗余。

    一种低功耗扫描测试方法
    209.
    发明公开

    公开(公告)号:CN116381458A

    公开(公告)日:2023-07-04

    申请号:CN202310384905.2

    申请日:2023-04-10

    Abstract: 本发明公开了一种低功耗扫描测试方法,基于触发器测试权重的扫描链优化方法来实现低功耗测试,通过分析出触发器在电路测试中的权重来进行扫描链的重新排序,在扫描链开始处放置具有较高测试权重的触发器,而具有较低测试权重的触发器则放置在扫描链的末端,从而来降低测试功耗。本发明在测试模式中实现了翻转数的显著较低,从而显著的降低了翻转带来的功耗。

    一种复合电流源模型的单元延时计算方法

    公开(公告)号:CN115964973A

    公开(公告)日:2023-04-14

    申请号:CN202211720027.9

    申请日:2022-12-30

    Abstract: 本发明公开一种复合电流源模型的单元延时计算方法,属于计算、推算或计数的技术领域。该方法:读入时序路径的RC网表与标准单元库文件,获取时序单元库中相关单元管脚信息;设置分段电压阈值;将驱动器模型输入转换时间与输出负载带入,根据时序单元库信息在分段电压阈值处插值,拟合驱动器模型输出电压波形;计算输出电压波形延时及过渡时间,在过渡时间收敛时结束延时计算,在过渡时间未收敛时计算每段电压区间的有效电容后更新输出负载,迭代计算直到延时计算结果收敛。本发明能够快速且准确地计算单元延时,计算量小且运行时间短,优化了查表插值过程,使得单元延时计算简单高效。

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