公开(公告)号：JP2005504404A

公开(公告)日：2005-02-10

申请号：JP2003529471

申请日：2002-09-17

Applicant: サンディスク コーポレイションSanDisk Corporation

Inventor： セルニア，ラウル−エイドリアン

IPC: G11C16/02 ,  G11C7/10 ,  G11C16/06

CPC classification number: G11C7/1048 ,  G11C7/1036 ,  G11C7/1051 ,  G11C7/106 ,  G11C7/1078 ,  G11C7/1087

Abstract: メモリセルアレイ列用の選択回路を用いて、メモリセルの読み出しデータや書き込みデータが保持される。 これらのメモリセルは多状態メモリセルであってもよい。 アレイの列用の段を備えたシフトレジスタチェーンが設けられる。 このシフトレジスタを介してストロボパルスがシフトされる。 このストロボは、個々のクロックを用いて、異なる回路を指示し、異なる回路のスイッチを次々にオンにする。 このストロボによりオンにされた特別の選択回路は、次いで或る機能を行う。 読み出しモードでは、選択された選択回路は、集積回路からの出力用出力バッファへ記憶済みの情報をその間ずっと送信する。 そして、プログラミングモードにある間、選択された選択回路は入力バッファからデータを受信する。 このデータはメモリセル内へ書き込まれる。

公开(公告)号：JP3581244B2

公开(公告)日：2004-10-27

申请号：JP33589997

申请日：1997-12-05

Applicant: 東芝マイクロエレクトロニクス株式会社 ,  株式会社東芝

Inventor： 平 岩瀬

IPC: G11C17/18 ,  G11C7/10 ,  G11C8/04

CPC classification number: G11C7/1036 ,  G11C7/1006 ,  G11C7/1018 ,  G11C7/1039

公开(公告)号：JP2004164769A

公开(公告)日：2004-06-10

申请号：JP2002330982

申请日：2002-11-14

Applicant: Renesas Technology Corp ,  株式会社ルネサステクノロジ

Inventor： KONO TAKASHI

IPC: G11C11/407 ,  G11C7/10 ,  G11C11/34 ,  G11C11/40 ,  G11C11/408 ,  G11C11/409 ,  G11C19/00 ,  H01L27/148

CPC classification number: G11C7/1051 ,  G11C7/103 ,  G11C7/1036 ,  G11C19/00 ,  G11C2207/107

Abstract: PROBLEM TO BE SOLVED: To provide a small-scale semiconductor storage device which performs parallel/serial conversion of pre-fetched data at high speed. SOLUTION: Amplifier circuits (R/A) 111, 112, 121, 122 perform such ordering of a first stage that whether data is outputted in the first half (the first or the second) or it is outputted in the latter half (the third or the fourth) for data of four pairs of data bus based on a value of EZORG1 to which a value of a second bit from the least significant bit of a column address externally specified is reflected. Switch circuits 115, 135, 125, 145 perform such ordering of a second stage that which data is outputted first and which data is outputted second for two data outputted in the first half and which data is outputted third and which which data is outputted fourth for two data outputted in the latter half based on a value of EZORG0 to which a value of the least least significant bit of a column address externally specified is reflected. COPYRIGHT: (C)2004,JPO

公开(公告)号：TWI620194B

公开(公告)日：2018-04-01

申请号：TW105104190

申请日：2016-02-05

Applicant: 美光科技公司 ,  MICRON TECHNOLOGY, INC.

Inventor： 薩伍迪 傑森T ,  ZAWODNY, JASON T. ,  惠勒 凱爾B ,  WHEELER, KYLE B. ,  墨菲 理查C ,  MURPHY, RICHARD C.

IPC: G11C7/06 ,  G11C8/12 ,  G11C11/413 ,  G11C11/416

CPC classification number: G06F12/0238 ,  G06F12/0888 ,  G06F15/7821 ,  G06F2212/202 ,  G06F2212/603 ,  G11C7/06 ,  G11C7/065 ,  G11C7/1006 ,  G11C7/1036 ,  G11C8/12 ,  G11C11/4087 ,  G11C11/4096

公开(公告)号：TW201636832A

公开(公告)日：2016-10-16

申请号：TW105100417

申请日：2016-01-07

Applicant: 美光科技公司 ,  MICRON TECHNOLOGY, INC.

Inventor： 惠勒 凱爾B ,  WHEELER, KYLE B. ,  墨菲 理查C ,  MURPHY, RICHARD C. ,  曼寧 卓依A ,  MANNING, TROY A. ,  克藍 狄恩A ,  KLEIN, DEAN A.

IPC: G06F9/30 ,  G11C7/06

CPC classification number: G06F9/3877 ,  G06F15/7821 ,  G11C7/06 ,  G11C7/065 ,  G11C7/1006 ,  G11C7/1036 ,  G11C11/4087 ,  G11C11/4096

Abstract: 本發明之實例提供關於產生與執行一控制流程之裝置及方法。一例示性裝置可包含：一第一器件，其經組態以產生控制流程指令；及一第二器件，其包含記憶體胞之一陣列、執行該等控制流程指令之一執行單元，及經組態以控制對經儲存於該陣列中之資料之該等控制流程指令之一執行之一控制器。

Abstract in simplified Chinese: 本发明之实例提供关于产生与运行一控制流程之设备及方法。一例示性设备可包含：一第一器件，其经组态以产生控制流程指令；及一第二器件，其包含内存胞之一数组、运行该等控制流程指令之一运行单元，及经组态以控制对经存储于该数组中之数据之该等控制流程指令之一运行之一控制器。

公开(公告)号：TW548624B

公开(公告)日：2003-08-21

申请号：TW090124235

申请日：2001-10-02

Applicant: 三星電子股份有限公司

Inventor： 康彰植

IPC: G09G

CPC classification number: G11C8/04 ,  G09G3/3688 ,  G11C7/1036

Abstract: 一種可減少電流消耗之薄膜電晶體(thin film transistor，簡稱TFT)液晶顯示器(liquid crystal display，簡稱LCD)之驅動器。此TFT LCD驅動器包括用以驅動由多個電晶體與電容所組成之面板的閘極線之閘極驅動器，以及用以驅動面板的源極線之源極驅動器。此源極驅動器包括移位暫存器部分、栓鎖時脈訊號產生部分、以及資料栓鎖部分。此移位暫存器部分包括第一正反器至第n正反器，其係以外部時脈訊號之倍數訊號的時脈訊號當做輸入，以及正反器之輸入端與輸出端係以串聯方式連接，並且提供驅動脈衝訊號當做第一正反器之輸入訊號來回應此時脈訊號。此栓鎖時脈訊號產生部分用以藉由對應於第一正反器至第n正反器產生的第一中間驅動脈衝訊號至第n中間驅動脈衝訊號與第一輸出訊號至第n輸出訊號的反相訊號所做的乘法邏輯，而產生第一栓鎖時脈訊號至第n栓鎖時脈訊號。此資料栓鎖部分係用以接收資料訊號及包括用以回應對應的第一栓鎖時脈訊號至第n栓鎖時脈訊號，而栓鎖與輸出資料訊號之第一栓鎖器至第n栓鎖器。藉由此TFT LCD驅動器可減少驅動器的電流消耗。

Abstract in simplified Chinese: 一种可减少电流消耗之薄膜晶体管(thin film transistor，简称TFT)液晶显示器(liquid crystal display，简称LCD)之驱动器。此TFT LCD驱动器包括用以驱动由多个晶体管与电容所组成之皮肤的闸极线之闸极驱动器，以及用以驱动皮肤的源极线之源极驱动器。此源极驱动器包括移位寄存器部分、栓锁时脉信号产生部分、以及数据栓锁部分。此移位寄存器部分包括第一正反器至第n正反器，其系以外部时脉信号之倍数信号的时脉信号当做输入，以及正反器之输入端与输出端系以串联方式连接，并且提供驱动脉冲信号当做第一正反器之输入信号来回应此时脉信号。此栓锁时脉信号产生部分用以借由对应于第一正反器至第n正反器产生的第一中间驱动脉冲信号至第n中间驱动脉冲信号与第一输出信号至第n输出信号的反相信号所做的乘法逻辑，而产生第一栓锁时脉信号至第n栓锁时脉信号。此数据栓锁部分系用以接收数据信号及包括用以回应对应的第一栓锁时脉信号至第n栓锁时脉信号，而栓锁与输出数据信号之第一栓锁器至第n栓锁器。借由此TFT LCD驱动器可减少驱动器的电流消耗。

公开(公告)号：KR101847684B1

公开(公告)日：2018-04-10

申请号：KR1020147011182

申请日：2011-10-27

Applicant: 휴렛 팩커드 엔터프라이즈 디벨롭먼트 엘피

Inventor： 피켓매튜디 ,  윌리엄스알스탠리 ,  리베이로길베르토엠

IPC: G11C19/00 ,  G11C7/10

CPC classification number: G06F5/08 ,  G11C7/1012 ,  G11C7/1036 ,  G11C19/00 ,  G11C19/28 ,  G11C21/00

Abstract: 시프트가능형메모리는링 레지스터를사용하여, 이시프트가능형메모리내부에서링 레지스터들에저장된인접의데이터워드서브세트를시프트시킨다. 시프트가능형메모리는내장된워드-레벨시프팅능력을갖는메모리를포함한다. 메모리는데이터워드를저장하는복수의링 레지스터를포함한다. 인접의데이터워드서브세트는메모리내부에서제 1 위치로부터제 2 위치로복수의링 레지스터의링 레지스터집합사이에시프트가능하다. 인접의데이터워드서브세트는메모리의전체크기보다작은크기를갖는다. 인접의데이터워드서브세트가시프트될때, 메모리는이 인접의데이터워드서브세트내부에저장된데이터워드만을시프트시킨다.

公开(公告)号：KR20180034684A

公开(公告)日：2018-04-04

申请号：KR20187008063

申请日：2014-06-26

IPC: G06F9/30

CPC classification number: G11C7/1036 ,  G06F9/30043 ,  G06F9/30109 ,  G06F9/30163

Abstract: 프로세서는 N-비트레지스터들, 및다중레지스터메모리액세스명령어를수신하는디코드유닛을포함한다. 다중레지스터메모리액세스명령어는메모리위치및 레지스터를표시한다. 프로세서는, 디코드유닛및 N-비트레지스터들과연결된메모리액세스유닛을포함한다. 메모리액세스유닛은, 다중레지스터메모리액세스명령어에응답하여, 다중레지스터메모리액세스연산을수행한다. 이연산은, 표시된레지스터를포함하는 N-비트레지스터들각각에서의 N-비트데이터를수반한다. 이연산은, 표시된메모리위치에대응하는메모리의 MxN-비트라인의상이한대응하는 N-비트부분들을또한수반한다. 다중레지스터메모리액세스연산에수반되는 N-비트레지스터들에서의 N-비트데이터의전체비트수는메모리의라인의 MxN-비트의적어도절반에달한다.

Abstract translation: 处理器包括N位寄存器和解码单元以接收多寄存器存储器访问指令。 多寄存器存储器访问指令用于指示存储单元和寄存器。 处理器包括与解码单元和N位寄存器耦合的存储器访问单元。 存储器访问单元响应于多寄存器存储器访问指令来执行多寄存器存储器访问操作。 操作是将N位数据包含在构成指示寄存器的每个N位寄存器中。 该操作还涉及对应于所指示的存储位置的M×N位位线存储器的不同的对应N位部分。 参与多寄存器存储器存取操作的N位寄存器中的N位数据的总位数至少等于存储器行的M×N位的一半。

公开(公告)号：KR1020140065477A

公开(公告)日：2014-05-29

申请号：KR1020147011218

申请日：2011-10-27

Applicant: 휴렛 팩커드 엔터프라이즈 디벨롭먼트 엘피

Inventor： 골라브워즈시에크 ,  피켓매튜디 ,  카프앨런에이치

IPC: G11C19/00 ,  G06F12/00

CPC classification number: G11C7/1036 ,  G06F5/00 ,  G06F9/30032 ,  G06F9/30134 ,  G06F9/544 ,  G06F15/7821 ,  G06F2209/521 ,  G11C19/188 ,  G11C19/287

Abstract: 원자적 동작(atomic operation)을 지원하는 시프트 가능형 메모리(shiftable memory)는 내장된 시프팅 능력을 활용하여, 원자적 동작 동안에 메모리 내부에서 인접의 데이터 서브세트를 제 1 위치에서 제 2 위치로 시프트한다. 이러한 시프트 가능형 메모리는 데이터를 저장하는 메모리를 포함한다. 이 메모리는 내장된 시프팅 능력을 갖는다. 시프트 가능형 메모리는 또한 인접의 서브세트에 대해 동작하도록 메모리에 정의된 원자적 프리미티브(atomic primitive)를 더 포함한다.

公开(公告)号：KR100994393B1

公开(公告)日：2010-11-16

申请号：KR1020057007535

申请日：2003-10-23

Applicant: 링 테크노로지 엔터프라이즈, 엘엘씨

Inventor： 린치,윌리엄,티. ,  허비슨,데이비드,제이.

IPC: G06F13/16 ,  G11C5/00

CPC classification number: G11C29/32 ,  G06F13/1673 ,  G11C7/1036 ,  G11C29/12 ,  G11C29/1201 ,  G11C2029/3202

Abstract: 시프트 레지스터들이 직렬로 연결된 하나 또는 그 이상의 시프트 레지스터 집합을 이용하는 메모리 액세스 구성이 개시되는데, 상기 데이터는 메모리 장치로부터 로드되는 데이터일 수도 있고, 메모리 장치에 데이터가 쓰여질 수도 있다. 즉, 메모리 장치로부터의 데이터는 병렬로 시프트 레지스터 집합에 로드되고 시프트 레지스터 집합에서 목적지까지 출력될 때까지 시프트 레지스터들을 통해 직렬적으로 시프팅된다. 또한, 시프트 레지스터들의 시프팅 동작이 데이터의 리드 및/또는 로드 동안 방해되지 않도록, 데이터는 메모리 장치로부터 읽혀져서 시프트 레지스터 집합에 제공될 수도 있고, 시프트 레지스터 집합으로부터 메모리 장치에 로드될 수도 있다. 아울러, 메모리 장치로부터의 데이터는 둘 또는 그 이상의 시프트 레지스터 체인으로 로드될 수 있으며, 이후 시프트 레지스터 체인을 통해 직렬적으로 시프팅된다.