公开(公告)号：US06772368B2

公开(公告)日：2004-08-03

申请号：US09734117

申请日：2000-12-11

Applicant: Sang Hoo Dhong ,  Harm Peter Hofstee ,  Ravi Nair ,  Steven Douglas Posluszny

Inventor： Sang Hoo Dhong ,  Harm Peter Hofstee ,  Ravi Nair ,  Steven Douglas Posluszny

IPC: G06F1116

CPC classification number: G06F11/1641 ,  G06F9/30189 ,  G06F9/3861 ,  G06F9/3885 ,  G06F11/1407 ,  G06F2201/845

Abstract: In one embodiment a multiprocessing apparatus includes a first processor and a second processor. Each of the processors have their own data and instruction caches to support independent operation. In a normal mode the processors independently execute separate instruction streams. Each of the processors has a respective signature generator. The system also includes a compare unit coupled to the signature generators. In a high reliability mode, both processors execute the same instruction stream. That is, each processor computes a version of a result for ones of the instructions in the stream. Responsive to the respective versions, the respective signature generators assert signatures to the compare unit, so that a faulting instruction may be detected. In another aspect, each processor has its own respective commit logic. The compare unit signals the commit logic in each respective processor that the possibility has been eliminated of a calculation interrupt arising for that instruction, once the compare unit receives signatures for corresponding versions of a result, but only if the signatures match. This permits the commit logic to commit the result. If the signatures do not match, the compare unit signals the commit logic that the corresponding instruction has faulted. The commit logic permits instructions prior to the faulting instruction in program order to continue execution, but initiates flushing of results that were produced by the faulting instruction and at least some instructions subsequent in program order to the faulting instruction.

Abstract translation: 在一个实施例中，多处理装置包括第一处理器和第二处理器。 每个处理器都有自己的数据和指令高速缓存来支持独立操作。 在正常模式下，处理器独立地执行单独的指令流。 每个处理器具有相应的签名生成器。 该系统还包括耦合到签名生成器的比较单元。 在高可靠性模式下，两个处理器执行相同的指令流。 也就是说，每个处理器计算流中的指令的结果的版本。 响应于各自的版本，相应的签名生成器向比较单元提供签名，从而可以检测到故障指令。 在另一方面，每个处理器具有其各自的提交逻辑。 一旦比较单元接收到相应版本的结果的签名，但只有当签名匹配时，比较单元才会发信号通知每个相应处理器中的提交逻辑已经消除了该指令产生的计算中断的可能性。 这允许提交逻辑提交结果。 如果签名不匹配，则比较单元向提交逻辑发出相应指令发生故障的信号。 提交逻辑允许以程序顺序执行故障指令之前的指令继续执行，但是启动由故障指令产生的结果和程序顺序中的至少一些指令冲洗到故障指令。

公开(公告)号：US20040123201A1

公开(公告)日：2004-06-24

申请号：US10324957

申请日：2002-12-19

Inventor： Hang T. Nguyen ,  Steven J. Tu ,  Alexander J. Honcharik ,  Sujat Jamil

IPC: G01R031/28 ,  G06F011/00

CPC classification number: G06F11/1641 ,  G06F11/1654 ,  G06F2201/845

Abstract: A processor includes first and second execution cores that operate in a redundant (FRC) mode, an FRC check unit to compare results from the first and second execution cores, and an error check unit to detect recoverable errors in the first and second cores. The error detector disables the FRC checker, responsive to detection of a recoverable error. A multi-mode embodiment of the processor implements a multi-core mode in addition to the FRC mode. An arbitration unit regulates access to resources shared by the first and second execution cores in multi-core mode. The FRC checker is located proximate to the arbitration unit in the multi-mode embodiment.

Abstract translation: 处理器包括以冗余（FRC）模式操作的第一和第二执行核心，用于比较来自第一和第二执行核心的结果的FRC检查单元和用于检测第一和第二核心中的可恢复错误的错误检查单元。 响应于检测到可恢复的错误，错误检测器禁用FRC检查器。 处理器的多模式实施例除了FRC模式之外还实现多核模式。 仲裁单元以多核心模式来管理由第一和第二执行核共享的资源的访问。 在多模式实施例中，FRC检验器位于仲裁单元附近。

公开(公告)号：US20030182492A1

公开(公告)日：2003-09-25

申请号：US10389443

申请日：2003-03-14

Applicant: Sun Microsystems, Inc.

Inventor： John E. Watkins ,  Paul J. Garnett ,  Stephen Rowlinson

IPC: G11C005/00

CPC classification number: G06F9/4812 ,  G06F11/1641 ,  G06F13/24 ,  G06F2201/845

Abstract: A computing system comprises two or more processing sets, for example for fault tolerant operation. The multiple processing sets have a connection to at least one device, typically many devices. The ownership of each device is allocated to one of the two or more processing sets. When an interrupt is generated within a device, this is transmitted from the device to the processing set to which ownership of the device has been allocated, but not to the remaining processing sets. In addition, a command for a device may be generated by a processing set. However, receipt of this command by the device is disabled if the processing set that generated the command has not been allocated ownership of the device.

Abstract translation: 计算系统包括两个或多个处理集合，例如用于容错操作。 多个处理集合具有至少一个设备的连接，通常是许多设备。 每个设备的所有权分配给两个或多个处理集中的一个。 当在设备内产生中断时，将从设备传输到已经分配设备所有权的处理集，而不是剩余的处理集。 此外，用于设备的命令可以由处理集合生成。 但是，如果生成命令的处理集尚未分配设备的所有权，则设备接收到该命令将被禁用。

公开(公告)号：US06625749B1

公开(公告)日：2003-09-23

申请号：US09469963

申请日：1999-12-21

Applicant: Nhon Quach

Inventor： Nhon Quach

IPC: G06F1100

CPC classification number: G06F11/1641 ,  G06F11/165 ,  G06F11/1658 ,  G06F11/1679 ,  G06F2201/845

Abstract: A computer system includes processor having dual execution cores and a non-volatile memory that stores an error recovery routine. The processor's execution cores operate in lock step when the processor is in a redundant execution mode, and they operate independently when the processor is in a split execution mode. The error recovery routine is invoked when the processor detects a soft error while operating in the redundant execution mode. The error recovery routine switches the processor to split execution mode. In split mode, each execution core saves uncorrupted processor state data to a designated memory location and updates any corrupted data with corresponding processor state data from the other execution core. The error recovery routine returns the processor to redundant mode, initializes each execution core with the recovered processor state data, and returns control of the processor to the program thread that was executing when the soft error was detected.

Abstract translation: 计算机系统包括具有双执行核心的处理器和存储错误恢复例程的非易失性存储器。 当处理器处于冗余执行模式时，处理器的执行核心以锁定步骤运行，并且当处理器处于分离执行模式时，它们独立运行。 当处理器在冗余执行模式下运行时检测到软错误时，会调用错误恢复程序。 错误恢复程序将处理器切换到分割执行模式。 在分离模式下，每个执行核心将未处理的处理器状态数据保存到指定的存储器位置，并使用来自其他执行核心的相应处理器状态数据更新任何损坏的数据。 错误恢复程序将处理器返回到冗余模式，用恢复的处理器状态数据初始化每个执行核心，并将处理器的控制权返回到检测到软错误时执行的程序线程。

公开(公告)号：US06173351B2

公开(公告)日：2001-01-09

申请号：US09097497

申请日：1998-06-15

Applicant: Paul J. Garnett ,  Stephen Rowlinson ,  Femi A. Oyelakin

Inventor： Paul J. Garnett ,  Stephen Rowlinson ,  Femi A. Oyelakin

IPC: G06F1338

CPC classification number: G06F11/1641 ,  G06F11/1658 ,  G06F11/1683 ,  G06F13/4036 ,  G06F2201/845

Abstract: A bridge for a multi-processor system provides interfaces to an I/O bus of a first processing set, an I/O bus of a second processing set and a device bus. A bridge control mechanism arbitrates between the first and the second processing sets for access to each others I/O bus and to the device bus in a first, split, mode, and monitors lockstep operation of the first and second processing sets in a second, combined, mode. On detecting a lockstep error in the combined mode, the bridge transfers to an error mode. The bridge control mechanism buffers write accesses in a posted write buffer in the error mode pending resolution of the error.

Abstract translation: 用于多处理器系统的桥提供到第一处理集合的I / O总线，第二处理集合的I / O总线和设备总线的接口。 桥接控制机构在第一和第二处理组之间仲裁以便以第一，分离模式访问彼此的I / O总线和设备总线，并且监视第二和第二处理组的锁步操作， 组合，模式。 在检测组合模式下的锁步错误时，桥接器将转移到错误模式。 桥接控制机制在错误模式中缓冲写入缓冲区中的写入访问，等待解决错误。

公开(公告)号：US5163138A

公开(公告)日：1992-11-10

申请号：US388029

申请日：1989-08-01

Applicant: Ajai Thirumalai

Inventor： Ajai Thirumalai

IPC: G06F11/20 ,  G06F11/00 ,  G06F15/17

CPC classification number: G06F11/165 ,  G06F11/1658 ,  G06F11/1666 ,  G06F11/2017 ,  G06F15/17 ,  G06F2201/845

Abstract: A process for transferring information including a source or destination address between two nodes in a network via data switching logic. The switching logic must decode commands and addresses in order to adopt the proper configuration so that the commands and addresses can be forwarded from one system resource to another system resource. A read or write address is transmitted to the switching logic and decoded in order to configure the switching logic. The same read or write address is then retransmitted to the switching logic for forwarding to the appropriate system resource. As a result, there is no need for extra storage logic in order to retain read and write addresses while the switching logic is being configured.

公开(公告)号：US3651480A

公开(公告)日：1972-03-21

申请号：US3651480D

申请日：1967-11-24

Applicant: BELL TELEPHONE LABOR INC

Inventor： DOWNING RANDALL W ,  NOWAK JOHN S ,  TAYLOR FRANK F ,  ULRICH WERNER

IPC: G06F11/16 ,  H04Q3/545 ,  G06F15/16

CPC classification number: G06F11/1654 ,  G06F11/1633 ,  G06F11/165 ,  G06F2201/845 ,  H04Q3/5455 ,  H04Q3/54591

Abstract: A program controlled data processor system which employs functionally equivalent first and second control units on a mutually exclusive basis to control an input-output system. The processor system comprises a plurality of independent memory units and communication between the control means and the independent memory units is by way of communication paths which may be selectively associated with any of the memory units and with either of the control means. The processor arrangement includes means for insuring that the two control means simultaneously carry out identical work functions.

Abstract translation: 一种程序控制的数据处理器系统，其在相互排斥的基础上采用功能上等效的第一和第二控制单元来控制输入 - 输出系统。 处理器系统包括多个独立的存储器单元，并且控制装置和独立存储器单元之间的通信是通过可以选择性地与任何存储器单元和控制装置中的任何一个相关联的通信路径。 处理器装置包括用于确保两个控制装置同时执行相同功能的装置。

公开(公告)号：JP6360387B2

公开(公告)日：2018-07-18

申请号：JP2014166615

申请日：2014-08-19

Applicant: ルネサスエレクトロニクス株式会社

Inventor： 岡本 達志

IPC: G06F11/22

CPC classification number: G06F11/079 ,  G06F11/0724 ,  G06F11/16 ,  G06F11/1641 ,  G06F11/1687 ,  G06F11/22 ,  G06F2201/845

公开(公告)号：JP5735702B2

公开(公告)日：2015-06-17

申请号：JP2014504599

申请日：2012-03-16

Applicant: 株式会社日立製作所

Inventor： 澤崎 純也 ,  井川 尚紀 ,  武田 景

IPC: G06F17/30 ,  G06F12/00

CPC classification number: G06F3/061 ,  G06F11/1402 ,  G06F11/2058 ,  G06F17/30911 ,  G06F3/0631 ,  G06F3/0689 ,  G06F2201/80 ,  G06F2201/845

公开(公告)号：JPWO2012081156A1

公开(公告)日：2014-05-22

申请号：JP2012548617

申请日：2011-10-18

Applicant: パナソニック株式会社

Inventor： 吉希 寺田 ,  吉希 寺田 ,  紹二 大坪 ,  紹二 大坪 ,  勝彦 廣瀬 ,  勝彦 廣瀬

IPC: G06F3/06

CPC classification number: G06F11/2089 ,  G06F11/1088 ,  G06F11/1662 ,  G06F11/2094 ,  G06F11/3034 ,  G06F11/3055 ,  G06F2201/845

Abstract: 通信経路の構成種別に応じて再冗長化の実行の判断基準を変更することのできるアレイ管理装置を提供することを目的とする。複数のストレージを冗長化して、各ストレージへのアクセスを制御するアレイ管理装置は、前記複数のストレージ各々への通信経路の構成種別を記憶し、前記複数のストレージ各々へのアクセスが成功したか失敗したかを繰り返し確認しており、当該確認により一のストレージへのアクセスの失敗が確認された場合に、当該一のストレージの通信経路の構成種別に基づいて当該一のストレージへのアクセスが失敗してから冗長化を実行するまでの待機時間を導出し、導出された前記待機時間が経過するまでの間に、再度の確認動作によって当該一のストレージへのアクセスの成功が確認されないときは、当該一のストレージを除外した残りのストレージを用いて冗長化を行う。