公开(公告)号：KR101770495B1

公开(公告)日：2017-08-22

申请号：KR1020157033139

申请日：2014-11-26

Applicant: 비아 얼라이언스 세미컨덕터 씨오., 엘티디.

Inventor： 에디,콜린 ,  모한,비스와나스

IPC: G06F12/10 ,  G06F15/78

CPC classification number: G06F12/0891 ,  G06F12/1027 ,  G06F12/1036 ,  G06F12/1063 ,  G06F12/109 ,  G06F15/7839 ,  G06F2212/1016 ,  G06F2212/1044 ,  G06F2212/683

Abstract: 본발명은변환색인버퍼(translation-lookaside buffer: TLB)를제공한다. 변환색인버퍼(TLB)는복수의항목(entry)을포함하고, 복수의항목의각 항목은어드레스변환과유효비트벡터(valid bit vector)를보유(hold)하도록구성되고, 유효비트벡터의각 비트는, 각어드레스변환상황(address translation context)에대해, 어드레스변환이설정(set)된경우유효하고, 클리어한경우무효인것을나타낸다. 또한, 변환색인버퍼(TLB)는복수의항목의유효비트벡터의비트들에대응하는비트들을가지는무효화비트벡터(invalidation bit vector)를포함하고, 무효화비트벡터의설정비트는복수의항목의각 항목의유효비트벡터의대응하는비트를동시에클리어하는것을나타낸다.

Abstract translation: 本发明提供了翻译后援缓冲器（TLB）。 翻译后备缓冲器（TLB）包括多个条目，多个条目中的每一个条目被配置为保存地址翻译和有效位向量，其中有效位向量的每个位 当为每个地址转换上下文设置地址转换时有效，如果清除则无效。 另外，翻译索引缓冲器（TLB）包括具有与多个项目的有效比特矢量的比特对应的比特的无效比特矢量，并且将无效比特矢量的设置比特设置为每个项目 L的有效位向量的Lt。

公开(公告)号：KR101721499B1

公开(公告)日：2017-03-30

申请号：KR1020167008492

申请日：2013-06-13

Applicant: 인텔 코포레이션

Inventor： 라오자얀스엔 ,  선다레산무랄리

IPC: G06F12/10 ,  G06F12/00 ,  G06T11/60

CPC classification number: G06T11/60 ,  G06F12/00 ,  G06F12/0811 ,  G06F12/1009 ,  G06F12/1036 ,  G06F12/1081 ,  G06F12/109 ,  G06F2212/455 ,  G06F2212/6042 ,  G06F2212/62 ,  G06F2212/656 ,  G06T1/20 ,  G06T1/60 ,  Y02D10/13

Abstract: 컴퓨팅장치의중앙처리장치(CPU)와그래픽처리장치(GPU) 사이에서메모리를공유하는방법및 시스템이개시된다. 방법은물리적메모리내에서피스를할당하는단계와, 서피스를 CPU 페이지테이블내의복수의가상메모리어드레스에매핑하는단계를포함한다. 방법은또한서피스를 I/O 장치페이지테이블내의복수의그래픽가상메모리어드레스에매핑하는단계를포함한다.

公开(公告)号：KR1020160122278A

公开(公告)日：2016-10-21

申请号：KR1020167028407

申请日：2013-08-16

Applicant: 퀄컴 테크놀로지스, 인크.

Inventor： 몰,로렌트 ,  레클레어,장-자크 ,  보카드,필립

IPC: G06F12/1036 ,  G06F12/02 ,  G06F12/0811 ,  G06F12/1027 ,  G06F12/1081 ,  G06F17/50

CPC classification number: G06F12/1036 ,  G06F12/0207 ,  G06F12/0215 ,  G06F12/0811 ,  G06F12/1027 ,  G06F12/1081 ,  G06F17/5009 ,  G06F2212/681

Abstract: 시스템 TLB는, 개시자들로부터변환프리페치요청들을수락한다. 미스들은워커포트에외부변환요청들을발생시킨다. ID, 어드레스, 및클래스와같은, 요청의속성들뿐만아니라 TLB의상태는변환테이블들의다수의레벨들내에서변환들의할당정책에영향을미친다. 변환테이블들은 SRAM으로구현되고, 그룹들로조직된다.

公开(公告)号：KR1020160065873A

公开(公告)日：2016-06-09

申请号：KR1020167009817

申请日：2014-09-19

Applicant: 퀄컴 인코포레이티드

Inventor： 선지안 ,  추아-에오안류고

IPC: G06F12/10

CPC classification number: G06F12/1027 ,  G06F12/1009 ,  G06F12/1036 ,  G06F2212/656 ,  G06F2212/683

Abstract: 물리적주소입력을이용하여역 변환색인버퍼 (TLB) 룩-업을수행하는방법들, 디바이스들, 명령들은물리적주소입력을제 1 프로세서로획득하고 (여기서물리적주소입력은공유메모리에대응하는물리적주소를나타낸다), 제 1 프로세서와연관된 TLB 내의제 1 TLB 엔트리로부터제 1 가상주소와연관된제 1 마스크를획득하고 (여기서획득된제 1 마스크는비트패턴이다), 공유메모리와연관된제 1 페이지프레임번호를제 1 TLB 엔트리로부터획득하고, 획득된제 1 마스크를획득된제 1 페이지프레임번호에적용하여제 1 값을생성하고, 획득된제 1 마스크를획득된물리적주소입력에적용하여제 2 값을생성하고, 제 1 값과제 2 값을비교하여제 1 값과제 2 값이매칭하는지여부를결정하는것을포함한다.

公开(公告)号：KR101623465B1

公开(公告)日：2016-05-23

申请号：KR1020157017790

申请日：2014-01-10

Applicant: 퀄컴 인코포레이티드

Inventor： 벤쿠마한티,수레쉬케이. ,  프론드케,에리히제이. ,  코드레스쿠,루시안 ,  마옹,쉐인엠. ,  토레이,라훌알. ,  함단,파디에이.

IPC: G06F12/10

CPC classification number: G06F12/1027 ,  G06F12/1036 ,  G06F2212/652

Abstract: 장치는변환색인버퍼(TLB)를포함한다. TLB는, 엔트리페이지에대응하는엔트리페이지크기표시및 엔트리가상어드레스를포함하는적어도하나의엔트리를포함한다. 장치는또한, 입력페이지에대응하는입력가상어드레스및 입력페이지크기표시를수신하도록구성되는입력로직을포함한다. 장치는, 엔트리페이지크기표시및 입력페이지크기표시에적어도부분적으로기초하여, 입력페이지가엔트리페이지와중첩하는지를결정하도록구성되는중첩체크로직을더 포함한다.

公开(公告)号：KR1020150032556A

公开(公告)日：2015-03-26

申请号：KR1020157001126

申请日：2013-06-13

Applicant: 인텔 코포레이션

Inventor： 라오자얀스엔 ,  선다레산무랄리

IPC: G06F12/10 ,  G06F12/00 ,  G06T1/60

CPC classification number: G06T11/60 ,  G06F12/00 ,  G06F12/0811 ,  G06F12/1009 ,  G06F12/1036 ,  G06F12/1081 ,  G06F12/109 ,  G06F2212/455 ,  G06F2212/6042 ,  G06F2212/62 ,  G06F2212/656 ,  G06T1/20 ,  G06T1/60 ,  Y02D10/13

Abstract: 컴퓨팅 장치의 중앙 처리 장치(CPU)와 그래픽 처리 장치(GPU) 사이에서 메모리를 공유하는 방법 및 시스템이 개시된다. 방법은 물리적 메모리 내에 서피스를 할당하는 단계와, 서피스를 CPU 페이지 테이블 내의 복수의 가상 메모리 어드레스에 매핑하는 단계를 포함한다. 방법은 또한 서피스를 I/O 장치 페이지 테이블 내의 복수의 그래픽 가상 메모리 어드레스에 매핑하는 단계를 포함한다.

公开(公告)号：KR1020090115115A

公开(公告)日：2009-11-04

申请号：KR1020097012333

申请日：2008-01-30

Applicant: 인터내셔널 비지네스 머신즈 코포레이션

Inventor： 메일,가빈,발포어 ,  로버츠,스티븐,레오나드 ,  스판디코우,크리스토퍼,존

IPC: G06F9/50 ,  G06F9/52 ,  G06F9/38 ,  G06F13/14

CPC classification number: G06F9/5011 ,  G06F9/30079 ,  G06F9/3867 ,  G06F9/52 ,  G06F12/1036

Abstract: An information handling system includes a processor with multiple hardware units that generate program application load, store, and I/O interface requests to system busses within the information handling system. The processor includes a resource allocation identifier (RAID) that links the processor hardware unit initiating a system bus request with a specific resource allocation group. The resource allocation group assigns a specific bandwidth allocation rate to the initiating processor. When a load, store, or I/O interface bus request reaches the I/O bus for execution, the resource allocation manager restricts the amount of bandwidth associated with each I/O request by assigning discrete amounts of bandwidth to each successive I/O requestor. Successive stages of the instruction pipeline in the hardware unit contain the resource allocation identifiers (RAID) linked to the specific load, store, or I/O instruction.

Abstract translation: 信息处理系统包括具有多个硬件单元的处理器，该硬件单元向信息处理系统内的系统总线生成程序应用程序加载，存储和I / O接口请求。 处理器包括将处理器硬件单元与特定资源分配组发起系统总线请求的资源分配标识符（RAID）。 资源分配组向发起处理器分配特定的带宽分配速率。 当负载，存储或I / O接口总线请求到达I / O总线执行时，资源分配管理器通过为每个连续I / O分配离散量的带宽来限制与每个I / O请求相关联的带宽量 请求者。 硬件单元中指令流水线的连续阶段包含链接到特定加载，存储或I / O指令的资源分配标识符（RAID）。

公开(公告)号：KR1020070090047A

公开(公告)日：2007-09-04

申请号：KR1020077017491

申请日：2006-01-27

Applicant: 인텔 코포레이션

Inventor： 앤더슨,앤드류

IPC: G06F12/10

CPC classification number: G06F12/1036 ,  G06F9/45558 ,  G06F2009/45583

Abstract: In one embodiment, a method includes receiving control transitioned from a virtual machine (VM) due to a privileged event pertaining to a translation-lookaside buffer (TLB), and determining which entries in a guest translation data structure were modified by the VM. The determination is made based on metadata extracted from a shadow translation data structure maintained by a virtual machine monitor (VMM) and attributes associated with entries in the shadow translation data structure. The method further includes synchronizing entries in the shadow translation data structure that correspond to the modified entries in the guest translation data structure with the modified entries in the guest translation data structure.

Abstract translation: 在一个实施例中，一种方法包括接收由于与翻译后备缓冲器（TLB）有关的特权事件而从虚拟机（VM）转换的控制，以及确定客户转换数据结构中哪些条目被VM修改。 基于从由虚拟机监视器（VMM）维护的阴影翻译数据结构提取的元数据和与阴影翻译数据结构中的条目相关联的属性进行确定。 该方法还包括将客体翻译数据结构中与经修改的条目相对应的影子翻译数据结构中的条目与访客翻译数据结构中的修改的条目同步。

公开(公告)号：KR1020050011149A

公开(公告)日：2005-01-29

申请号：KR1020030050123

申请日：2003-07-22

Applicant: 삼성전자주식회사

Inventor： 김민수

IPC: G06F12/00

CPC classification number: G06F9/5016 ,  G06F12/1036

Abstract: PURPOSE: A method and a device for processing multiple threads at the same time on a microprocessor are provided to realize fast communication between the threads in a processor, and minimize load of a programmer to manage a memory. CONSTITUTION: One process memory space is assigned to each process. One thread memory space is assigned to each thread in one process. The thread memory spaces are the memory space independent of the process memory space. Each thread memory space is an independent memory space. The process memory space is commonly used by the threads included in the process.

Abstract translation: 目的：提供一种用于在微处理器上同时处理多个线程的方法和设备，以实现处理器中的线程之间的快速通信，并且最小化程序员负载以管理存储器。 规定：为每个进程分配一个进程内存空间。 在一个进程中，每个线程分配一个线程内存空间。 线程内存空间是与进程内存空间无关的内存空间。 每个线程内存空间是一个独立的内存空间。 进程内存空间通常由进程中包含的线程使用。

公开(公告)号：KR1020040097886A

公开(公告)日：2004-11-18

申请号：KR1020040024935

申请日：2004-04-12

Applicant: 인터내셔널 비지네스 머신즈 코포레이션

Inventor： 슬레겔티모시제이. ,  바티크제인에이치. ,  헬러리사씨. ,  페훠어윈에프. ,  개르트너우테

IPC: G06F9/00

CPC classification number: G06F12/1475 ,  G06F12/1036

Abstract: PURPOSE: A method and a system for blocking processing/filtering restriction of a computer environment based on an address are provided to promote processing of the computer environment by filtering/blocking the processing restriction in order to continue the processing in spite of the restriction when a processing unit of the computer environment is encountered with the processing restriction. CONSTITUTION: A control part(200) is connected to multiple CPUs(201). The CPU includes a cache control(212), an interrupt control(220), and an execution control(222). In response to a specified event, the interrupt control makes an internal interruption stay in the CPU and the CPU makes the execution control sequentially stop program instruction processing at the next interruptible time point. In response to the interruption, the execution control makes the cache control process the stayed instruction by making an approved internal code routine fix a latch(224) that a broadcasting operation is allowed.

Abstract translation: 目的：提供一种基于地址来阻止计算机环境的处理/过滤限制的方法和系统，以通过过滤/阻止处理限制来促进对计算机环境的处理，以便继续处理，尽管当 处理单元的计算机环境遇到处理限制。 构成：控制部件（200）连接到多个CPU（201）。 CPU包括高速缓存控制（212），中断控制（220）和执行控制（222）。 响应于指定的事件，中断控制使CPU内部中断停留，并且CPU使执行控制在下一个中断时间点上顺序地停止程序指令处理。 响应于中断，执行控制使得高速缓存控制通过使许可内部代码例程固定允许广播操作的锁存器（224）来处理停留指令。