公开(公告)号：JP6739444B2

公开(公告)日：2020-08-12

申请号：JP2017548326

申请日：2015-12-03

Applicant: コミサリヤ・ア・レネルジ・アトミク・エ・オ・エネルジ・アルテルナテイブ ,  エスティマイクロエレクトロニクス、(クロル、2)、エスアエス ,  STMICROELECTRONICS (CROLLES 2) SAS ,  ユニヴェルシテ グルノーブル アルペス ,  アンスティテュ・ポリテクニック・ドゥ・グルノーブル

Inventor： シャッパーズ,セドリック ,  カセ,ファブリス ,  バスルル,スカンダル ,  ゴリス,マリー

IPC: G06F3/041 ,  B06B1/06

公开(公告)号：JP2018504273A

公开(公告)日：2018-02-15

申请号：JP2017548326

申请日：2015-12-03

Applicant: コミサリヤ・ア・レネルジ・アトミク・エ・オ・エネルジ・アルテルナテイブ ,  エスティマイクロエレクトロニクス、(クロル、2)、エスアエス ,  STMICROELECTRONICS (CROLLES 2) SAS ,  ユニヴェルシテ グルノーブル アルペス

Inventor： シャッパーズ,セドリック ,  カセ,ファブリス ,  バスルル,スカンダル ,  ゴリス,マリー

IPC: B06B1/04 ,  G06F3/041

CPC classification number: B06B1/0644 ,  G06F1/1626 ,  G06F1/1684 ,  G06F3/016 ,  G10K11/20 ,  G10K11/36

Abstract: 本発明は、−方向X及びYにおけるプレーン内において定義された表面(S)を有する、変形するように構成された第1支持部(1)と、−前記第1支持部内において伝播するプレートモードを生成するように構成された少なくとも1つのアクチュエータ(2)と、を有し、−前記第1支持部は、・プレートモードの伝播との関係における少なくとも1つの欠陥を有し、・前記欠陥は、幾何学的特性を有するか又は構造的異質性に対応しており、−第2支持部(4)と、−前記方向X及びYに対して直角である少なくとも1つの方向Zにおいて前記第1支持部を不動化するように構成された、前記第1支持部に固定されると共に前記第1支持部との接触状態にある、少なくとも1つの埋め込み型機械的反射器(3)であって、前記第2支持部に固定されている少なくとも1つの埋め込み型機械的反射器(3)と、を有し、−前記埋め込み型機械的反射器は、プレートモードが伝播する方向X及びYにおけるプレーン内において定義された前記表面(S)に属する所謂有効ゾーン(Sa)を隔離するように構成され、前記有効ゾーンは、前記欠陥を含んではおらず、−前記アクチュエータは、前記有効領域内に位置している、ことを特徴とする振動装置に関する。

公开(公告)号：JP5931334B2

公开(公告)日：2016-06-08

申请号：JP2010284914

申请日：2010-12-21

Applicant: コミサリア ア レネルジー アトミック エ オ ゼネルジー アルテルナティブ ,  COMMISSARIAT A L’ENERGIE ATOMIQUE ET AUX ENERGIES ALTERNATIVES ,  エスティマイクロエレクトロニクス、(クロル、2)、エスアエス ,  STMICROELECTRONICS (CROLLES 2) SAS

Inventor： クレール、フヌイユ‐ベランジュ ,  ステファヌ、デノーム ,  フィリップ、コロネル

IPC: H01L21/762 ,  H01L21/76

CPC classification number: H01L21/76264

公开(公告)号：JP2014184553A

公开(公告)日：2014-10-02

申请号：JP2014059615

申请日：2014-03-24

Applicant: Commissariat A L'energie Atomique Et Aux Energies Alternatives ,  コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ ,  Stmicroelectronics (Crolles 2) Sas ,  エステミクロエレクトロニクス(クロレ・2)・エスアーエス

Inventor： JEAN BERTHIER ,  LEA DI CIOCCIO ,  SEBASTIEN MERMOZ

IPC: B81B1/00 ,  B81C3/00

CPC classification number: B23Q3/02 ,  H01L23/49838 ,  H01L25/50 ,  H01L2224/26175 ,  H01L2224/95146 ,  H01L2924/0002 ,  Y10T29/49982 ,  Y10T29/49998 ,  Y10T29/53091 ,  Y10T29/53178 ,  H01L2924/00

Abstract: PROBLEM TO BE SOLVED: To improve the alignment of a plate and a support.SOLUTION: The support comprises a reception zone in which the external envelope matches the shape of a plate (P2) designed to be placed on a droplet deposited at least in the reception zone in order to achieve capillary self-assembly of the plate and the support, and at least one pair of tracks (T11, T12) that extend on the support from the reception zone and that have a lyophilic type affinity with the droplet such that an overflow of the droplet beyond the reception zone is guided in the tracks, and the support is characterized in that the at least one pair of tracks comprises a first track (T11) and a second track (T12) that do not have the same lyophilic type degree of affinity with the droplet.

Abstract translation: 要解决的问题：为了改善板和支撑件的对准。解决方案：支撑件包括接收区域，其中外部封套与设计成放置在至少沉积在 接收区，以实现板和支撑体的毛细管自组装，以及至少一对轨道（T11，T12），其在接收区上在支撑体上延伸并且具有与液滴的亲液性亲和力，使得 液滴超出接收区域的溢出被引导到轨道中，并且支撑体的特征在于，至少一对轨道包括不具有相同亲液性的第一轨道（T11）和第二轨道（T12） 类型与液滴的亲和度。

公开(公告)号：JP2008503077A

公开(公告)日：2008-01-31

申请号：JP2007515985

申请日：2005-06-07

Applicant: エスティマイクロエレクトロニクス(クロル 2)エスエーエスSTMicroelectronics (Crolles 2)SAS ,  コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ

Inventor： アリマオウ、オウマール ,  エル・ファーン、レバ ,  フローマ、バノワ

IPC: H01L21/8242 ,  H01L21/02 ,  H01L27/108 ,  H01L29/92

CPC classification number: H01L28/84 ,  H01L28/90

Abstract: 【課題】メモリセルに好適に使用できる電極を有するキャパシタを備えた集積回路およびキャパシタを製造するための方法を提供すること。
【解決手段】本発明は、電極を有する少なくとも１つのキャパシタを備えた集積回路（ＩＣ）に関しており、キャパシタの電極のうちの少なくともいずれか一方（１０または３０）は、少なくとも表面がケイ化物化された半球状結晶粒のシリコンまたはシリコン合金から形成されている。
また、本発明は、ケイ化物化電極を有するこのようなキャパシタを得るための製造方法に関している。
【選択図】図１

公开(公告)号：JP2007013185A

公开(公告)日：2007-01-18

申请号：JP2006181203

申请日：2006-06-30

Applicant: Stmicroelectronics Crolles 2 Sas ,  エス テ マイクロエレクトロニクス クロル 2 エス アー エス

Inventor： RANICA ROSSELLA ,  VILLARET ALEXANDRE ,  MAZOYER PASCALE

IPC: H01L21/8242 ,  H01L21/76 ,  H01L27/108

CPC classification number: G11C11/404 ,  G11C2211/4016 ,  H01L27/108 ,  H01L27/10802 ,  H01L29/7841

Abstract: PROBLEM TO BE SOLVED: To provide a memory cell whose memory effect has been improved, having a transistor on a floating body region where its lower surface is isolated by non-flat surface bonding.
SOLUTION: In the memory cell with a transistor on the floating body region, its lower surface is isolated by bonding, the bonding is non-flat and has a projection 40 towards the surface of the transistor, and the projection 40 is projected towards a gate substantially below the gate region 6 of the transistor.
COPYRIGHT: (C)2007,JPO&INPIT

Abstract translation: 要解决的问题：为了提供一种存储器效应得到改善的存储单元，其具有在其下表面通过非平坦表面结合隔离的浮动体区域上的晶体管。 解决方案：在具有浮体区域上的晶体管的存储单元中，其下表面通过结合隔离，结合是非平坦的并且具有朝向晶体管的表面的突起40，并且突起40被突出 朝向基本上在晶体管的栅极区域6下方的栅极。 版权所有（C）2007，JPO＆INPIT

公开(公告)号：JP2006331629A

公开(公告)日：2006-12-07

申请号：JP2006142023

申请日：2006-05-22

Applicant: Stmicroelectronics Crolles 2 Sas ,  エス テ マイクロエレクトロニクス クロル 2 エス アー エス

Inventor： VERNET MARC ,  BOUCHE MICHEL

IPC: G11C11/409

CPC classification number: G11C7/065 ,  G11C11/4091

Abstract: PROBLEM TO BE SOLVED: To provide a detection amplifier for DRAM connected in series between two terminals in which power source voltage is applied.
SOLUTION: The detection amplifier is provided with an amplifying stage including a first channel type first transistor and two parallel branch lines, each branch line has the first channel type second transistor, a second channel type third transistor is connected in series respectively to the second transistor, gates of the second transistor and the third transistor included in one side of branch lines are connected to a connection point of the second transistor and the third transistor included in the other side of branch lines, each branch line has the first channel type first addition transistor connected in parallel to the first channel type second transistor.
COPYRIGHT: (C)2007,JPO&INPIT

Abstract translation: 要解决的问题：提供一种串联连接在其中施加电源电压的两个端子之间的DRAM的检测放大器。 解决方案：检测放大器设置有包括第一沟道型第一晶体管和两条并联支路的放大级，每条支线具有第一沟道型第二晶体管，第二沟道型第三晶体管分别串联连接 分支线一侧的第二晶体管，第二晶体管和第三晶体管的栅极连接到分支线另一侧的第二晶体管和第三晶体管的连接点，每条支线具有第一通道 与第一沟道型第二晶体管并联连接的第一加法晶体管。 版权所有（C）2007，JPO＆INPIT

公开(公告)号：JP2011211198A

公开(公告)日：2011-10-20

申请号：JP2011068098

申请日：2011-03-25

Applicant: Commissariat A L'energie Atomique Et Aux Energies Alternatives ,  Stmicroeletronics (Crolles 2) Sas ,  エスティマイクロエレクトロニクス、(クロル、2)、エスアエスStmicroelectronics (Crolles 2) Sas ,  コミサリア ア レネルジー アトミック エ オ ゼネルジー アルテルナティブCommissariat A L’Energie Atomique Et Aux Energies Alternatives

Inventor： THOMAS OLIVIER ,  FENOUILLET-BERANGER CLAIRE ,  CORONEL PHILIPPE ,  DENORME STEPHANE

IPC: H01L27/11 ,  H01L21/8244

CPC classification number: G11C11/412 ,  H01L21/84 ,  H01L27/0207 ,  H01L27/11 ,  H01L27/1203

Abstract: PROBLEM TO BE SOLVED: To provide a memory cell that is extremely compact, while avoiding an increase of complexity in a manufacturing method thereof.SOLUTION: The memory cell of SRAM having four transistors has a first area 5a made of a semiconductor material, and the first area has a first transmission transistor 1a and a first driver transistor 2a connected in series, a common terminal of which is a first electric node F. A second transmission transistor 1b and a second driver transistor 2b are connected in series on a second area made of a semiconductor material, a common terminal of which is a second electric node S. The first transmission transistor 1a and the second driver transistor 2b are on one side of a surface FS passing through the first electric node F and the second electric node S, while the first driver transistor 2a and the second transistor 1b are on the other side of the surface FS.

Abstract translation: 要解决的问题：提供非常紧凑的存储单元，同时避免其制造方法的复杂性增加。解决方案：具有四个晶体管的SRAM的存储单元具有由半导体材料制成的第一区域5a， 第一区域具有串联连接的第一传输晶体管1a和第一驱动晶体管2a，其公共端是第一电节点F.第二传输晶体管1b和第二驱动晶体管2b串联连接在第二区域 半导体材料的公共端为第二电节点S.第一透射晶体管1a和第二驱动晶体管2b位于通过第一电节点F和第二电节点S的表面FS的一侧， 而第一驱动晶体管2a和第二晶体管1b位于表面FS的另一侧。

公开(公告)号：JP2009506602A

公开(公告)日：2009-02-12

申请号：JP2008527393

申请日：2006-08-24

Applicant: エスティマイクロエレクトロニクス(クロル 2)エスエーエスSTMicroelectronics (Crolles 2)SAS ,  コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ

Inventor： ゴッセ、ローラン ,  シャルブイエ、クレマン

IPC: H03H9/24

CPC classification number: B81C1/00238

Abstract: 基板（２）、基板（２）上の能動コンポーネント（１３）、能動コンポーネント（１３）を部分的に囲むキャビティ（１４）、キャビティ（１４）を部分的に囲む低誘電率領域（１５）、および低誘電率領域（１５）の周りに配置された保護バリア（１６）を含む集積回路（１）。

公开(公告)号：JP2008516437A

公开(公告)日：2008-05-15

申请号：JP2007535216

申请日：2005-10-05

Applicant: エステーミクロエレクトロニクス (クロール 2) ソシエテ パール アクシオン サンプリフィエSTMicroelectronics (Crolles 2) SAS ,  コンインクリケ フィリップス エレクトロニクス ナムローゼ フェンノートシャップKoninklijke Philips Electronics N.V.

Inventor： ブノア フロマン ,  マルクス ミュラー

IPC: H01L29/78 ,  H01L29/423 ,  H01L29/49

CPC classification number: H01L21/28026 ,  H01L29/665

Abstract: 【課題】完全なシリサイドゲートを伴うＭＯＳトランジスタの新規構造を得ることである。
【解決手段】本発明は、ＭＯＳトランジスタに関し、そのゲートは絶縁層（３１）、金属シリサイド層（５０）、導電性封入材料層（５３）、及びポリシリコン層（５５）を連続的に含む。
【選択図】図４