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公开(公告)号：CN117746941A
公开(公告)日：2024-03-22
申请号：CN202310731852.7
申请日：2023-06-20
Applicant: 三星电子株式会社
IPC: G11C11/406 , G11C11/4063
Abstract: 提供电子装置、存储器装置和操作其的方法。所述存储器装置包括：存储器单元阵列，其中具有多个存储器单元行；以及行锤击管理电路，被配置为：在用于监测对所述多个存储器单元行的多个访问的监测时段期间，基于先前行锤击地址和与所述多个访问相关联的多个输入行地址中的每个检测行锤击地址。刷新控制电路被提供并且被配置为对物理上邻近与行锤击地址对应的存储器单元行的存储器单元行执行刷新操作。
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公开(公告)号：CN115705265A
公开(公告)日：2023-02-17
申请号：CN202210936829.7
申请日：2022-08-05
Applicant: 三星电子株式会社
IPC: G06F11/10 , G11C29/42 , G11C11/4078 , G11C11/408
Abstract: 一种存储器设备的操作方法包括：在存储器区域中存储关于包括擦除的码字的位置信息和包括关于擦除的位置信息的擦除信息；在上电期间，将关于包括擦除的码字的位置信息加载到行解码器和列解码器；响应于来自主机的读取指令，确定与读取指令相对应的读取地址与关于包括擦除的码字的位置信息是否一致；当读取地址与关于包括擦除的码字的位置信息一致时，将关于擦除的位置信息传送到纠错码(ECC)解码器；以及由ECC解码器使用关于擦除的位置信息来纠正从存储单元阵列接收的码字中的错误。
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公开(公告)号：CN114090328A
公开(公告)日：2022-02-25
申请号：CN202110401897.9
申请日：2021-04-14
Applicant: 三星电子株式会社
IPC: G06F11/10
Abstract: 公开了存储器装置及读取数据的方法。从存储器中读取数据的方法包括：从存储器单元读取码字；当所述码字中的错误的数量小于可纠正错误的最大数量时，纠正所述错误；当所述码字中的错误的数量等于所述可纠正错误的最大数量并且所述错误与同一子字线相对应时，纠正所述错误；并且当所述码字中的错误的数量等于所述可纠正错误的最大数量并且所述错误与不同的子字线相对应时，输出指示所述错误是不可纠正错误的信号。
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公开(公告)号：CN113496756A
公开(公告)日：2021-10-12
申请号：CN202110249709.5
申请日：2021-03-08
Applicant: 三星电子株式会社
IPC: G11C29/42
Abstract: 一种半导体存储器装置，包括：缓冲器晶片；堆叠在缓冲器晶片上的存储器晶片；以及硅通孔，存储器晶片中的至少一个包括：存储器单元阵列；错误校正码(ECC)引擎；错误信息寄存器；以及控制逻辑电路，其被配置为控制ECC引擎，以执行读修改写操作，其中，控制逻辑电路被配置为：基于产生信号和通过ECC码解码获得的第一校正子，在错误信息寄存器中记录与第一码字关联的第一地址；以及基于多个读修改写操作，基于在错误信息寄存器中记录的第一校正子的改变来确定第一码字的错误属性。
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公开(公告)号：CN113157201A
公开(公告)日：2021-07-23
申请号：CN202011289748.X
申请日：2020-11-17
Applicant: 三星电子株式会社
Abstract: 提供了存储器控制器及包括存储器控制器的存储器系统。存储器控制器控制包括数据芯片以及第一和第二奇偶校验芯片的存储器模块。存储器控制器包括纠错码(ECC)引擎。ECC引擎包括ECC解码器和用于存储奇偶校验矩阵的存储器。ECC解码器接收与数据芯片相关联的错误信息信号，使用奇偶校验矩阵对来自存储器模块的码字集执行ECC解码，以生成第一校验子和第二校验子，并基于错误信息信号和第二校验子，校正用户数据集中的比特错误。比特错误是由行故障生成的，并且使用第一校验子和第二校验子是不可校正的。每一个错误信息信号包括行故障信息，该行故障信息指示在相应的数据芯片中的至少一个存储单元行中是否发生行故障。
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Patent Agency Ranking
公开(公告)号：CN112992257A
公开(公告)日：2021-06-18
申请号：CN202011097492.2
申请日：2020-10-14
Applicant: 三星电子株式会社
IPC: G11C29/42
Abstract: 提供了一种半导体存储器装置和存储器系统。所述半导体存储器装置包括：存储器单元阵列、纠错电路、输入/输出(I/O)门控电路和控制逻辑电路。存储器单元阵列结合到字线和位线，并且被划分为子阵列块。纠错电路使用纠错码(ECC)基于主数据生成奇偶校验数据。控制逻辑电路基于命令和地址来控制纠错电路和I/O门控电路。控制逻辑电路将主数据和奇偶校验数据存储在子阵列块之中的第二方向上的(k+1)个目标子阵列块中，并且控制I/O门控电路，使得所述(k+1)个目标子阵列块中的部分存储主数据的部分和奇偶校验数据的部分两者。
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公开(公告)号：CN111092620A
公开(公告)日：2020-05-01
申请号：CN201910481581.8
申请日：2019-06-04
Applicant: 三星电子株式会社
IPC: H03M13/37
Abstract: 公开了一种半导体存储器装置、控制器和存储器系统。所述半导体存储器装置包括：存储器单元阵列，包括多个存储器单元；以及纠错码(ECC)解码器，被配置为：接收从存储器单元阵列的选择的存储器单元输出的第一数据和奇偶校验数据。当半导体存储器装置的读取操作被执行时，ECC解码器基于第一数据和奇偶校验数据生成校验子，通过所述校验子生成第二数据和指示第一数据的错误的类型的解码状态标志(DSF)，并将第二数据和DSF输出至半导体存储器装置的外部的外部装置。
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公开(公告)号：CN103778958A
公开(公告)日：2014-05-07
申请号：CN201310487893.2
申请日：2013-10-17
Applicant: 三星电子株式会社 , 浦项工科大学校产学协力团
CPC classification number: G06F12/00 , H03M13/1111 , H03M13/1191 , H03M13/13 , H03M13/6362 , H04L1/0009
Abstract: 一种控制器的操作方法包括：选择码字的要打孔的位；根据要打孔的位的位置和生成矩阵计算单元的结构，检测输入字的无用位的位置；重新冻结输入字以便使冻结位和输入字的无用位重叠；通过根据重新冻结结果用冻结位取代信息字位来生成输入字位；通过对输入字位进行生成矩阵计算来生成码字；通过根据要打孔的位的位置对码字打孔来生成输出位；以及将输出位发送给非易失性存储器件。
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公开(公告)号：CN119964614A
公开(公告)日：2025-05-09
申请号：CN202410740065.3
申请日：2024-06-07
Applicant: 三星电子株式会社
IPC: G11C11/406 , G11C11/4076 , G11C11/4093 , G11C11/408 , G11C11/4096
Abstract: 提供了一种存储器件及其刷新方法。所述存储器件可以包括：攻击行选择器，所述攻击行选择器被配置为在第一时间点接收激活信号，并且基于累计值来生成更新信号；攻击行寄存器，所述攻击行寄存器被配置为接收与所述激活信号对应的激活行地址，并且基于所述更新信号和所述激活行地址来确定攻击行地址；以及受害行确定器，所述受害行确定器被配置为基于所述攻击行地址来确定受害行地址。所述存储器件可以被配置为响应于来自外部装置的刷新命令，对与所述受害行地址对应的受害行执行刷新操作。所述累计值可以是从接收到所述刷新命令的时间点到所述第一时间点接收到的激活信号的数目。
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公开(公告)号：CN119002796A
公开(公告)日：2024-11-22
申请号：CN202410048011.0
申请日：2024-01-12
Applicant: 三星电子株式会社
Abstract: 提供了存储器系统、操作其的方法及包括其的电子系统。该存储器系统包括多个易失性存储器件和被配置为控制多个易失性存储器件的存储器控制器，其中存储器控制器包括：主机接口，其被配置为基于快速计算链路(CXL)通信协议与主机装置通信；纠错水平(ECL)管理器，其被配置为：通过主机接口从主机装置接收高速缓存行数据，以及基于与高速缓存行数据相关联的单元可靠性信息和数据可靠性请求信息，输出指示第一纠正水平和第二纠正水平中的一者作为纠错水平的纠错码(ECC)控制信号；以及ECC引擎，其被配置为：基于ECC控制信号指示第一纠正水平生成与高速缓存行数据相关联的第一奇偶校验符号，以及基于ECC控制信号指示第二纠正水平生成额外奇偶校验符号。
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