公开(公告)号：CN110364120A

公开(公告)日：2019-10-22

申请号：CN201910222119.6

申请日：2019-03-22

Applicant: 夏普株式会社

Inventor： 陆彤 ,  M·J·布朗洛 ,  T·M·斯米顿 ,  上田直树

IPC: G09G3/3233 ,  G09G3/32

Abstract: 一种显示装置用像素电路包括：驱动晶体管，根据施加到其栅极的电压来控制到发光装置的电流量；第二晶体管，连接到驱动晶体管栅极和第二端子，当处于导通状态时，使驱动晶体管变为二极管连接，使其栅极和第二端子经第二晶体管连接；发光装置，在第一节点连接到驱动晶体管第三端子并在第二节点连接到第一电压源；第三晶体管，连接到第一节点，将数据电压连接到第一节点；第四晶体管，连接在第二端子与第二电压源间；和至少一个电容器，具有连接到驱动晶体管栅极的第一板和可连接到参考信号的第二板。像素电路可在发光阶段前的阶段操作，该阶段包括将使发光装置两端的电压低于发光装置阈值电压的数据电压施加到第一节点和驱动晶体管第三端子。

公开(公告)号：CN105765720B

公开(公告)日：2019-06-14

申请号：CN201480063009.5

申请日：2014-08-15

Applicant: 夏普株式会社

Inventor： 加藤纯男 ,  上田直树

IPC: H01L27/10 ,  G02F1/1368 ,  H01L29/786

CPC classification number: H01L27/11206 ,  G02F1/1368 ,  G09G3/3655 ,  G09G2300/0426 ,  G09G2300/08 ,  G09G2300/0842 ,  H01L27/101 ,  H01L27/1225 ,  H01L27/1251 ,  H01L29/41733 ,  H01L29/45 ,  H01L29/78678 ,  H01L29/7869

Abstract: 半导体装置包括存储晶体管(10A)，该存储晶体管(10A)是能够从漏极电流Ids依赖于栅极电压Vg的半导体状态不可逆地变化到漏极电流Ids不依赖于栅极电压Vg的电阻体状态的存储晶体管，存储晶体管(10A)具有栅极电极(3)、金属氧化物层(7)、栅极绝缘膜(5)、源极和漏极电极，漏极电极(9d)具有包含由熔点为1200℃以上的第一金属形成的第一漏极金属层(9d1)和由熔点低于第一金属的第二金属形成的第二漏极金属层(9d2)的层叠结构，在从衬底的表面的法线方向观察时，漏极电极9d的一部分P与金属氧化物层(7)和栅极电极(3)这两者都重叠，漏极电极(9d)的一部分(P)包含第一漏极金属层(9d1)且不包含第二漏极金属层(9d2)。

公开(公告)号：CN105612617B

公开(公告)日：2018-08-24

申请号：CN201480055773.8

申请日：2014-09-02

Applicant: 夏普株式会社

Inventor： 上田直树 ,  加藤纯男

IPC: H01L27/10 ,  G11C16/02 ,  G11C16/04 ,  H01L29/786

CPC classification number: G11C17/16 ,  G11C13/0002 ,  G11C13/0004 ,  G11C13/0011 ,  G11C13/003 ,  G11C13/004 ,  G11C13/0069 ,  G11C17/18 ,  G11C19/184 ,  G11C19/28 ,  G11C2213/15 ,  G11C2213/53 ,  G11C2213/74 ,  G11C2213/79 ,  H01L27/11206 ,  H01L29/1033 ,  H01L29/24 ,  H01L29/42356 ,  H01L29/7869

Abstract: 存储单元(101)包含：存储晶体管(10A)，其具有沟道长度L1和沟道宽度W1；以及多个选择晶体管(10B)，其各自与存储晶体管串联电连接且独立地具有沟道长度L2和沟道宽度W2，存储晶体管和多个选择晶体管各自具有由共同的氧化物半导体膜形成的活性层(7A)，存储晶体管是能从漏极电流Ids依赖于栅极电压Vg的半导体状态不可逆地变为漏极电流Ids不依赖于栅极电压Vg的电阻体状态的晶体管，沟道长度L2大于沟道长度L1。

公开(公告)号：CN105765662B

公开(公告)日：2018-07-06

申请号：CN201480064108.5

申请日：2014-08-26

Applicant: 夏普株式会社

Inventor： 加藤纯男 ,  上田直树

IPC: G11C13/00 ,  G11C17/12 ,  H01L29/786

CPC classification number: G11C17/18 ,  G02F1/13452 ,  G02F1/1368 ,  G02F2201/123 ,  G11C13/0007 ,  G11C13/0069 ,  G11C17/16 ,  G11C17/165 ,  G11C19/28 ,  G11C2213/53 ,  H01L27/1052 ,  H01L27/11206 ,  H01L29/24 ,  H01L29/7869 ,  H01L29/78696

Abstract: 半导体装置(1001)具备存储单元和写入控制电路，存储单元包含存储晶体管(10A)，存储晶体管(10A)具有含有金属氧化物的活性层(7A)，存储晶体管(10A)是能从漏极电流Ids依赖于栅极‐源极间电压Vgs的半导体状态不可逆地变为漏极电流Ids不依赖于栅极‐源极间电压Vgs的电阻体状态的晶体管，在将存储晶体管(10A)的阈值电压设为Vth，将漏极‐源极间电压设为Vds时，写入控制电路以满足Vgs≥Vds+Vth的方式对施加到漏极(9dA)、源极(9sA)以及栅极电极(3A)的电压进行控制，由此进行向存储晶体管(10A)的写入。

公开(公告)号：CN105765720A

公开(公告)日：2016-07-13

申请号：CN201480063009.5

申请日：2014-08-15

Applicant: 夏普株式会社

Inventor： 加藤纯男 ,  上田直树

IPC: H01L27/10 ,  G02F1/1368 ,  H01L29/786

CPC classification number: H01L27/11206 ,  G02F1/1368 ,  G09G3/3655 ,  G09G2300/0426 ,  G09G2300/08 ,  G09G2300/0842 ,  H01L27/101 ,  H01L27/1225 ,  H01L27/1251 ,  H01L29/41733 ,  H01L29/45 ,  H01L29/78678 ,  H01L29/7869

Abstract: 半导体装置包括存储晶体管(10A)，该存储晶体管(10A)是能够从漏极电流Ids依赖于栅极电压Vg的半导体状态不可逆地变化到漏极电流Ids不依赖于栅极电压Vg的电阻体状态的存储晶体管，存储晶体管(10A)具有栅极电极(3)、金属氧化物层(7)、栅极绝缘膜(5)、源极和漏极电极，漏极电极(9d)具有包含由熔点为1200℃以上的第一金属形成的第一漏极金属层(9d1)和由熔点低于第一金属的第二金属形成的第二漏极金属层(9d2)的层叠结构，在从衬底的表面的法线方向观察时，漏极电极9d的一部分P与金属氧化物层(7)和栅极电极(3)这两者都重叠，漏极电极(9d)的一部分(P)包含第一漏极金属层(9d1)且不包含第二漏极金属层(9d2)。

公开(公告)号：CN102598107B

公开(公告)日：2014-12-17

申请号：CN201080049611.5

申请日：2010-10-21

Applicant: 夏普株式会社

Inventor： 上田直树 ,  山内祥光 ,  中野文树

IPC: G09G3/36 ,  G02F1/133 ,  G09G3/20

CPC classification number: G09G3/367 ,  G02F1/13624 ,  G09G3/3618 ,  G09G3/3655 ,  G09G3/3659 ,  G09G2300/0814 ,  G09G2300/0876

Abstract: 本发明提供一种显示装置，其不会导致开口率下降地实现消耗功率的降低。液晶电容元件(Clc)通过被夹在像素电极(20)和对置电极(80)之间而形成。像素电极(20)、第一开关电路(22)的一端、第二开关电路(23)的一端、第二晶体管(T2)的第一端子形成内部节点(N1)。第一开关电路(22)和第二开关电路(23)的另一端与源极线(SL)连接。第二开关电路(23)由第一晶体管(T1)和二极管(D1)的串联电路构成，由第一晶体管(T1)的控制端子、第二晶体管(T2)的第二端子及升压电容元件(Cbst)的一端形成输出节点(N2)。升压电容元件(Cbst)的另一端与升压线(BST)连接，第二晶体管(T2)的控制端子与基准线(REF)连接。二极管(D1)在从源极线(SL)朝向内部节点(N1)的方向上具有整流作用。

公开(公告)号：CN1591692A

公开(公告)日：2005-03-09

申请号：CN200410068663.3

申请日：2004-09-03

Applicant: 夏普株式会社

Inventor： 上田直树 ,  伊藤伸彦 ,  山内祥光

IPC: G11C16/24

CPC classification number: G11C16/24

Abstract: 一种半导体存储装置，经由位线的至少一部分来连接多个存储元件，并经该位线对该多个存储元件的至少任意一个进行存储动作，该半导体存储装置具有负荷电阻调整电路，用于改变电阻值以缓和或消除随该存储元件的配置位置而产生的位线负荷电阻的差异。

公开(公告)号：CN115191013A

公开(公告)日：2022-10-14

申请号：CN202080097740.5

申请日：2020-03-02

Applicant: 夏普株式会社

Inventor： 三谷昌弘 ,  横山真 ,  上田直树

IPC: G09G3/20 ,  G09G3/3266 ,  G09F9/00 ,  G09F9/30

Abstract: 一种扫描线驱动电路，具有将多个单位电路连接成多级的构成，并与显示面板一体地形成。单位电路包含：第1晶体管，其一个导通电极被施加第1电平的电压，另一个导通电极连接到第1节点；电阻，其一端连接到第1节点；第2晶体管，其一个导通电极被施加第2电平的电压，另一个导通电极连接到电阻的另一端；以及输出晶体管，其控制电极连接到第1节点，一个导通电极连接到输出端子。电阻形成于半导体层，在电阻之上形成有上部电极。由此，提供能够防止由单位电路内的电阻的特性变动引起的动作不良的扫描线驱动电路。

公开(公告)号：CN108701720B

公开(公告)日：2021-09-21

申请号：CN201780012574.2

申请日：2017-02-17

Applicant: 夏普株式会社

Inventor： 内田诚一 ,  冈田训明 ,  上田直树 ,  佐佐木贵启

IPC: H01L29/786 ,  G02F1/1368 ,  G09F9/30 ,  H01L21/336

Abstract: 阵列基板(11b)具备：栅极配线(19)；TFT(17)，其具有栅极电极(17a)、沟道部(17d)、源极部(17b)及漏极部(17c)，栅极电极(17a)包括栅极配线(19)的一部分，沟道部(17d)包括氧化物半导体膜(24)，源极部(17b)连接到沟道部(17d)的一端侧，漏极部(17c)连接到沟道部(17d)的另一端侧，且包括与沟道部(17d)相比电阻较低的氧化物半导体膜(24)；像素电极(18)，其连接到漏极部(17c)；像素PX，其具有TFT(17)和像素电极(18)；以及第2层间绝缘膜(27)，其与像素电极(18)和漏极部(17c)重叠并且在不与栅极电极(17a)重叠的位置形成有第2开口部(27a)。

公开(公告)号：CN107078165B

公开(公告)日：2020-10-02

申请号：CN201580056327.3

申请日：2015-08-31

Applicant: 夏普株式会社

Inventor： 加藤纯男 ,  上田直树

IPC: H01L29/786 ,  G02F1/1343 ,  G02F1/1368 ,  H01L21/28 ,  H01L21/336

Abstract: 半导体装置包括：包含栅极电极的第一金属层；设置在第一金属层上的第一绝缘层；设置在第一绝缘层上的氧化物半导体层；设置在氧化物半导体层上的第二绝缘层；设置在氧化物半导体层和第二绝缘层上且包含源极电极的第二金属层；设置在第二金属层上的第三绝缘层；和设置在第三绝缘层上的第一透明电极层。氧化物半导体层具有与栅极电极重叠的第一部分和从第一部分起横穿栅极电极的漏极电极侧的边缘地延伸设置的第二部分。第三绝缘层不包含有机绝缘层，在第二绝缘层和第三绝缘层中，形成有在从基板的法线方向看时与氧化物半导体层的第二部分重叠的第一接触孔。第一透明电极层包含在第一接触孔内与氧化物半导体层的第二部分接触的透明导电层。