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公开(公告)号:KR1019970009045A
公开(公告)日:1997-02-24
申请号:KR1019950021670
申请日:1995-07-21
IPC: H04L12/433
Abstract: 본 발명은 출력 버퍼 형태의 ATM 스위치에서 출력 버퍼의 혼합상태에 따라 셀의 흐름을 제어하는 셀 흐름 제어 장치에 관한 것으로, 출력 버퍼형 ATM 스위치의 출력 버퍼 상태에 따라 발생하는 작은 수의 신호선으로 구성된 역방향 셀 흐름 제어 신호를 이용하여 공유 메모리에서 스위치 네트워크로의 셀 송출을 효과적으로 제어하는 출력 버퍼형 ATM 스위치에서의 셀 흐름 제어 장치를 제공하기 위하여, 셀을 입력받아 출력지 주소정보를 분리하는 주소 분리 수단(5); 셀을 저장하는 공유 메모리(6); 쓰기 주소 정보와 카운터 증가 트리거를 출력하는 쓰기 주소 제어 수단(10); 셀의 저장 정도를 나타내는 셀 유무 정보를 출력하는 셀 저장 카운팅 수단(14); 역방향 흐름 제어 신호를 입력받아 송출가능한 출력지 주소를 결정하는 중재수단(13); 읽기 주소 정보를 출력하는 읽기 주소 제어 수단(12); 셀의 저장 위치 정보를 저장하는 셀 단위 주소 메모리(11); 제어 신호에 따라 가용 주소지 정보를 출력하는 선입 선출 수단(9); 입력셀의 구성 바이트 수 만큼을 카운팅하는 쓰기 주소 카운팅 수단(7); 및 주소 정보를 시작점으로 하여 셀의 구성 바이트 수 만큼을 카운팅하는 읽기 주소 카운팅 수단(8)을 구비하여 셀 손실을 최소화 할 수 있는 효과가 있다.
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公开(公告)号:KR1019960027818A
公开(公告)日:1996-07-22
申请号:KR1019940034519
申请日:1994-12-15
IPC: H04L12/823 , H04L12/24
Abstract: 본 발명은 고정길이 패킷통신을 위한 휴지패킷 제거장치에 관한 것으로, 특히 외부로부터 입력클럭신호(ICLK)와 이에 동기되며 패킷의 시작 바이트를 표시하는 한 비트(ID8)를 포함한 8비트 폭의 패킷 데이타[ID(8:0)]를 입력받아 정렬시키는입력레지스터(10); 상기 입력레지스터(10)로부터 출력되는 패킷을 FIFO 메모리(30)에 저장할 것인지 판단하고 그에 따른제어신호를 출력하는 패킷입력 제어부(20); 상기 패킷입력 제어부(20)의 제어에 따라 FIFO 메모리(30)에 저장된 패킷을출력하기 위한 제어신호를 출력하는 패킷출력 제어부(40); 및 상기 패킷출력 제어부(40)의 제어에 따라 FIFO 메모리(30)에서 출력되는 데이타를 정렬하는 출력 레지스터(50)를 구비하므로써, 예기치 않게 입력되는 미완성된 패킷으로 인한 시스템의 장애를 방지할 수 있으며, 수신입력 클럭의 글리치(glitch)와 같은 원인으로 인해 고정길이 보다 긴 패킷이 수신되거나 짧은 패킷이 수신되더라도 이와같은 휴지패킷을 제거하므로써 셀동기의 유실을 방지할 수 있다.
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