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公开(公告)号：KR100183139B1
公开(公告)日：1999-05-01
申请号：KR1019950054001
申请日：1995-12-22
IPC: H04N21/236
CPC classification number: H04N21/23608 , H04N7/52 , H04N7/56 , H04N21/242 , H04N21/4344
Abstract: 본 발명은 동영상(MPEG Ⅱ) 비디오 스트림 6채널을 수용하여 가입자에게 서비스하기 위한 동영상 비디오 스트림 전송 시스템에 관한 것으로서, 가입자와 가까운 거리에 원격장치를 설치하여 MPEG Ⅱ 비디오 스트림 6채널을 DS3 신호로 다중 전송하기 위하여 1차로 MPEG Ⅱ 비디오 스트림을 6,464Mb/s(이하 6,5M로 표기) 프레임 신호를 생성하고, 그런 다음 3개의 6,5M 신호와 12비트의 프레임 정렬워드(Frame Alignment Word)와 유지보수 관련 MA 채널 및 기타 오버헤드를 20.1312Mb/s신호로 다중화 한후, 이 20.1312Mb/s 프레임 2개를 이용하면 DS3프레임을 구성함으로써 DS3프레임에 MPEG Ⅱ비디오 스트림 6개를 수용하여 가입자에게 전송할 수 있다.
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公开(公告)号：KR100168928B1
公开(公告)日：1999-03-20
申请号：KR1019950013220
申请日：1995-05-25
Abstract: 본 발명은 디지털 영상신호 복호용 클럭 재생 장치에 관한 것으로, DS3 리프레이머에서 제공되는 니블데이터를 선입 선출 회로에 동기망 클럭으로 쓰고 PLL에서 복구된 클럭을 분주하여 선입 선출 회로에 쓰여진 니블데이터를 읽게하는 클럭 재생 장치를 제공하기 위하여, 리프레임하는 DS3 리프레임 수단(21); 클럭을 분주하는 제1분주 수단(22); 데이터를 선입 선출하는 선입 선출 수단(23); 클럭 속도의 정상, 지연, 리드 상태를 판별하는 판별 수단(24); 클럭 주파수를 낮추기 위한 제어 전압을 출력하는 클럭 리드 구동 수단(25); 클럭 주파수를 높이기 위한 제어 전압을 출력하는 클럭 지연 구동 수단(26); 제어 전압의 차를 평활하는 비교 및 저역 통과 필터링 수단(28); 인가된 전압에 따라 주파수를 발진하는 전압 제어 발진 수단(29); 클럭을 분주하여 상기 선입 선출 수단(23)에 출력 클럭을 제공하는 제2분주 수단(27); 및 인코딩전의 데이터를 복구하여 외부로 출력하는 데이터 복호 수단(30)을 구비하여 재생된 영상 신호의 화질을 송신된 원래의 화질과 동일하게 하고, 다양하게 응용 할수 있는 효과가 있다.
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公开(公告)号：KR100154568B1
公开(公告)日：1998-11-16
申请号：KR1019940036131
申请日：1994-12-23
IPC: H04N7/10
Abstract: 본 발명은 내부신호를 다중화하여 소정 속도의 데이터를 발생시키는 다중화수단(11); 및 다수의 가입자로부터 전송되는 저속의 소정 데이터를 내부신호로 역다중화하는 역다중화수단(12)을 구비하는 것을 특징으로 하여, 한 개의 155.52Mb/s의 신호로서 3 가입자가 사용가능하도록하였으며, 상향신호로는 25.92Mb/s로 속도를 낮추어 3 가입자가 공동으로 사용하게 함으로써 신호채널의 가용성을 높였을 뿐만 아니라 비용의 절감이 가능하도록 하는 효과가 있으며, 또한 다중화 및 역다중화장치를 하나로 묶었을 뿐만 아니라 3 가입자용을 한 개의 집적소자로 제작하여 신뢰성을 높일 수 있도록 함으로써, 비교적 소형화가 가능하도록 하는 효과가 있는 폰(PON) 광 케이블텔레비젼의 가입자 접속을 위한 다중/역다중화 장치에 관한 것이다.
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公开(公告)号：KR100146859B1
公开(公告)日：1998-09-15
申请号：KR1019940034747
申请日：1994-12-16
IPC: H04N5/06
Abstract: 본 발명은 광케이블티브이(CATV) 분배 스위치에서 가입자 접속 장치로 제공되는 44.736㎒ 데이타와 종속 클럭 발생 장치에서 제공하는 44.736㎒ 클럭 사이의 위상 표동 성분을 보상하여 주는 비트 동기 장치에 관한 것으로, 회로 구성의 복잡성을 제거하여 소비 전력량을 줄이면서 입력 데이타의 중앙에 클럭의 상승 천이가 발생하도록 비트 동기를 실현하는 비트 동기 장치를 제공하기 위하여, 천이 시점을 진단하기 위한 클럭을 생성하는 클럭 생성 수단(11); 데이타를 래치한 후에 리타이밍하여 출력하는 데이타 래치 수단(12); 제어 신호를 출력하는 위상 검출 제어 수단(14); 제어 신호에 따라 데이타의 위상 천이 시점을 찬단하는 데이타 변화 위상 검출 수단(13); 안정된 데이타 신호의 재생이 가능한 위상을 가진 클럭을 선택하는 재생 클럭 선택 수단(15); 및 데이타를 안정되게 유지하는 출력 수단(16)을 구비하여 회로의 복잡성을 제거하여 고장이 적고, 유지보수가 쉽고, 경제적이며, 소비 전력을 크게 줄일 수 있는 효과가 있다.
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公开(公告)号：KR1019980044112A
公开(公告)日：1998-09-05
申请号：KR1019960062141
申请日：1996-12-05
IPC: H04L12/43
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
동기식 분기결합장치의 분기결합제어 스위치.
2. 발명이 해결하려고 하는 기술적 과제
동기식 디지틀 전송망에서 간단한 제어신호의 변경만으로 장치가 단국, 선형 ADM, 링 ADM에 쉽게 변경 적용될 수 있도록 하고자 함.
3. 발명의 해결방법의 요지
서쪽 또는 동쪽으로부터의 데이터를 선택하거나 분기결합제어가 완료된 데이터를 선택하여 링스위치 기능을 행하는 수단(1,8); 고속신호에 대한 루프백을 행하는 수단(3,9); 연속신호와 결합신호를 선택하는 수단(2,7); 동작모드에 따라 상위방향으로 출력시키는 결합제어 수단(6); 하위방향으로 출력시키는 분기제어 수단(5); 저속신호에 대한 루프백을 행하는 수단(4)을 구비함.
4. 발명의 중요한 용도
SDH 광전송 장치의 단국, 선형 ASDM, BLSR/2의 링 ADM 장치의 분기결합제어부에 이용됨.-
Patent Agency Ranking
公开(公告)号：KR100133992B1
公开(公告)日：1998-04-22
申请号：KR1019940018164
申请日：1994-07-26
IPC: H04N7/10
Abstract: 본 발명은 시스템 클럭을 입력으로 하여 지연소자를 이용하여 90도의 위상차를 갖는 4개의 클럭을 생성하는 4상 클럭 생성부(301) ; 분배스위치로부터의 수신 신호를 입력데이타로 하고, 상기 4상 클럭 생성부(301)로부터 출력되는 4개의 클릭을 각각 90도의 위상차를 갖는 클럭으로 하여 각각 리타이밍된 4개의 출력 데이터를 발생하는 데이타 래치부(302) ; 시스템 클럭 및 4상 클럭을 입력받아 상기 데이터 래치부(302)로부터 출력되는 서로 위상이 다른 4개의 데이터를 다시 리타이밍하여 동일한 위상을 갖도록 하는 데이터 리타이밍부(303) ; 상기 데이터 리타이밍부(303)의 출력을 입력으로 하여 입력을 배타적 논리합 처리하는 데이터 천이 검출부(304) ; 상기 4상 클럭 생성부(301)의 클럭과 상기 데이터 천이 검출부(304)에서 리타이밍된 데이터를 입력받아 가장 적절한 클럭을 입력데이타 검출용 클럭으로 선택하여 출력하는 클럭선택부(305) ; 상기 시스템 클럭 및 분배스위치로부터 수신된 입력데이타와 상기 클럭 선택부(305)의 출력클럭을 이용하여 데이터를 검출한 후 이 데이타를 다시 시스템 클럭으로 리타이밍한 후 출력하는 데이터 리타이밍부(306)를 포함하여 이루어지는 것을 특징으로 하는 디지털 위상조정기에 관한 것으로, 다수개의 신호를 수신하는 경우에도 다수개의 시스템 클럭을 사용할 필요가 없고, 단순다중화시에 에러를 유발을 방지할 수 있으며, 클럭의 속도보다 빠른 동작의 소자를 요구하지 않아도 됨에 따라 하드웨어로 구현하기 위해서는 고가의 고속소자를 사용하지 않아도 되는 효과가 있다.
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公开(公告)号：KR1019970057884A
公开(公告)日：1997-07-31
申请号：KR1019950054001
申请日：1995-12-22
IPC: H04N21/236
Abstract: 본 발명은 가입자와 가까운 거리에 원격장치를 설치하여 MPEG Ⅱ 비디오 스티림 6채널 DS3로 다중 전송을 하기위한 DS3 다중장치를 제공하는데 그 목적이 있다.
본 발명은 상기 목적을 달성하기 위해서 1단계로 MPEG Ⅱ 비디오 스트림을 6.46Mb/s(이하 6.5M로 표기)프레임 신호를 생성한다. 이 신호가 DS3 프레임에 수용될 수 있는 신호로 이루어지기 위해서 3개의 6.5를 20.1312Mb신호로 1차 다중화 한다. 이 20.1312Mb신호 프레임에는 3개의 6.5M 신호를 수용하며 12비트의 FAW(Frame Alignment Word)와 유지보수 관련 M＆A채널 및 기타 오버헤드로 구성된 프레임 구조를 갖는다. 이 20.1312Mb/s 프레임 2개를 이용하여 DS3 프레임을 구성함으로써 DS3 프레임에 MPEG Ⅱ 비디오 스트림 6개를 수용한다.-
公开(公告)号：KR1019960014413B1
公开(公告)日：1996-10-15
申请号：KR1019930028945
申请日：1993-12-21
IPC: H04L5/02
Abstract: a decoding means 30 for outputting the decoded signal by inputting a control signal; a latch means 31 for inputting the multiplexed input signal heat by simple byte-interleaving, latching the input signal according to an enable signal as the output of the decoding means 30, and outputting the demultiplexed signal; a channel detecting means 32 for searching any channel cognitive identification number according to the input, and generating a detecting pulse; an adder means 33 for inputting a lower predetermined bit among input signals of the channel detecting means 32 and an inner set initial value, and adding and outputting two input signals; and a counting means 34 for operating the predetermined initial value at the beginning, loading the output of the adder means 33 into the initial value when inputting the detecting pulse from the channel detecting means 32 and supplying a control signal into the decoding means 30.
Abstract translation: 解码装置30，用于通过输入控制信号输出解码信号; 锁存装置31，用于通过简单的字节交织输入多路复用的输入信号热，根据使能信号将输入信号锁存作为解码装置30的输出，并输出解复用的信号; 信道检测装置32，用于根据输入搜索任何信道认知识别号码，并产生检测脉冲; 用于在通道检测装置32的输入信号中输入下一个预定位的加法器装置33和一个内置初始值，并且相加和输出两个输入信号; 以及用于在开始时操作预定初始值的计数装置34，当从信道检测装置32输入检测脉冲并将其提供给解码装置30时，加法装置33的输出加载到初始值。
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公开(公告)号：KR1019960006592A
公开(公告)日：1996-02-23
申请号：KR1019940018164
申请日：1994-07-26
IPC: H04N7/10
Abstract: 본 발명은 시스템 클럭을 입력으로 하여 지연소자를 이용하여 90도의 위상차를 갖는 4개의 클럭을 생성하는 4상 클럭 생성부(301) ; 분배스위치로부터의 수신 신호를 입력데이타로 하고, 상기 4상 클럭 생성부(301)로부터 출력되는 4개의 클릭을 각각 90도의 위상차를 갖는 클럭으로 하여 각각 리타이밍된 4개의 출력 데이터를 발생하는 데이타 래치부(302) ; 시스템 클럭 및 4상 클럭을 입력받아 상기 데이터 래치부(302)로부터 출력되는 서로 위상이 다른 4개의 데이터를 다시 리타이밍하여 동일한 위상을 갖도록 하는 데이터 리타이밍부(303) ; 상기 데이터 리타이밍부(303)의 출력을 입력으로 하여 입력을 배타적 논리합 처리하는 데이터 천이 검출부(304) ; 상기 4상 클럭 생성부(301)의 클럭과 상기 데이터 천이 검출부(304)에서 리타이밍된 데이터를 입력받아 가장 적절한 클럭을 입력데이타 검출용 클럭으로 선택하여 출력하는 클럭선택부(305) ; 상기 시스템 클럭 및 분배스위치로부터 수신된 입력데이타와 상기 클럭 선택부(305)의 출력클럭을 이용하여 데이터를 검출한 후 이 데이타를 다시 시스템 클럭으로 리타이밍한 후 출력하는 데이터 리타이밍부(306)를 포함하여 이루어지는 것을 특징으로 하는 디지털 위상조정기에 관한 것으로, 다수개의 신호를 수신하는 경우에도 다수개의 시스템 클럭을 사용할 필요가 없고, 단순다중화시에 에러를 유발을 방지할 수 있으며, 클럭의 속도보다 빠른 동작의 소자를 요구하지 않아도 됨에 따라 하드웨어로 구현하기 위해서는 고가의 고속소자를 사용하지 않아도 되는 효과가 있다.
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