公开(公告)号：FR3095073B1

公开(公告)日：2021-03-12

申请号：FR1903929

申请日：2019-04-12

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： TAILLIET FRANCOIS

IPC: G11C16/06

Abstract: Codage de données sur bus série La présente description concerne un procédé de codage d’une donnée (B) à transmettre sur un bus série SPI, dans lequel un registre (2) d’état d’une mémoire est modifié, à au moins un instant choisi, en fonction de tout ou partie de ladite donnée (B) à transmettre. Figure pour l'abrégé : Fig. 4

公开(公告)号：FR3071938A1

公开(公告)日：2019-04-05

申请号：FR1759187

申请日：2017-10-02

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： TAILLIET FRANCOIS

IPC: G06F13/42 ,  G06F13/38

Abstract: L'invention concerne un procédé dans lequel une valeur (VALUE, DSCL) représentative d'une durée d'état bas d'un signal de synchronisation d'un bus est comparée à un seuil (TIMEOUT) stocké en mémoire, ladite valeur représentant, lors d'une première comparaison (319), la plus longue durée des états bas dudit signal.

公开(公告)号：FR3071355A1

公开(公告)日：2019-03-22

申请号：FR1758697

申请日：2017-09-20

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： TAILLIET FRANCOIS

IPC: H01L27/115 ,  G11C16/02 ,  H01L29/788

Abstract: Le circuit intégré de mémoire EEPROM comporte des cellules-mémoires (CEL) arrangées dans un plan-mémoire (PM) et comportant un transistor d'accès (TA) en série avec un transistor d'état (TE), chaque transistor d'accès (TA) étant couplé sur sa région de source à la ligne de source (SL) correspondante, et chaque transistor d'état (TE) étant couplé sur sa région de drain (TEd) à la ligne de bit (BL) correspondante. La grille flottante de chaque transistor d'état (TE) reposant sur une couche diélectrique (OX) ayant une première partie d'une première épaisseur (el), et une deuxième partie (TN) d'une deuxième épaisseur (e2) inférieure à la première épaisseur (el), dans lequel la deuxième partie (TN) est située du côté de la source (TEs) du transistor d'état.

公开(公告)号：FR3070537A1

公开(公告)日：2019-03-01

申请号：FR1757908

申请日：2017-08-28

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： TAILLIET FRANCOIS ,  BATTISTA MARC

IPC: H01L27/112 ,  H01L27/115 ,  H01L29/72

Abstract: Le dispositif de mémoire (EE), du type mémoire non-volatile électriquement effaçable et programmable, comprenant un plan-mémoire (PM) comportant une alternance de caissons semiconducteurs d'un premier type de conductivité (B0, B1) voisins et électriquement isolés entre eux, chaque caisson (B0, B1) comportant des mots-mémoire (WD), dans lequel un transistor de sélection de grille de commande (CGT) respectivement attribué à chaque mot-mémoire (WD) est réalisé dans et sur un caisson semiconducteur (B1, B0) voisin du caisson semiconducteur (B0, B1) comportant le mot-mémoire (WD) auquel il est attribué.

公开(公告)号：FR3070221A1

公开(公告)日：2019-02-22

申请号：FR1757701

申请日：2017-08-16

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： TAILLIET FRANCOIS

IPC: H01L27/105

Abstract: L'invention concerne une puce électronique comprenant : des premiers transistors (8) connectés en parallèle et séparés les uns des autres par des premières tranchées isolantes (S2) ; et des seconds transistors (4) séparés les uns des autres par des secondes tranchées isolantes (S1), les premières tranchées isolantes ayant une largeur maximale inférieure aux largeurs maximales de toutes les secondes tranchées isolantes.

公开(公告)号：FR3023434A1

公开(公告)日：2016-01-08

申请号：FR1456333

申请日：2014-07-02

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： BATTISTA MARC ,  BAS GILLES ,  TAILLIET FRANCOIS

IPC: H04B1/59

Abstract: L'invention concerne un transpondeur électromagnétique comportant un circuit résonnant (20) ; un pont redresseur (23) dont des bornes d'entrées (33, 34) sont connectées aux bornes du circuit résonnant et dont des bornes de sortie redressée (31, 32) fournissent une tension (Vdd) d'alimentation de circuits électroniques (25) ; et un dispositif (4) de limitation de la tension (Vrf) aux bornes du circuit résonnant, connecté entre les bornes d'entrée du pont de redressement.

公开(公告)号：FR3008534A1

公开(公告)日：2015-01-16

申请号：FR1356720

申请日：2013-07-09

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： TAILLIET FRANCOIS ,  BATTISTA MARC

IPC: G11C14/00

Abstract: Procédé de gestion du fonctionnement d'un ensemble d'au moins une cellule-mémoire (CEL) du type comportant une cellule-mémoire élémentaire du type SRAM (CELSR) et au moins une cellule-mémoire élémentaire non volatile (CELNV) mutuellement couplées, ladite au moins une cellule-mémoire étant configurée pour effectuer une inversion de valeur de donnée lors d'un rechargement dans la cellule-mémoire élémentaire SRAM d'une donnée préalablement écrite dans ladite au moins une cellule élémentaire non volatile, procédé comprenant, à chaque transfert d'une donnée de ladite cellule-mémoire élémentaire du type SRAM (CELSR) dans ladite au moins une cellule-mémoire élémentaire non volatile (CELNV) et à chaque rechargement de ladite cellule-mémoire élémentaire SRAM, une mise en œuvre respective des mêmes opérations sur une donnée témoin d'une cellule-mémoire témoin (CELT) fonctionnellement analogue et associée à ladite au moins une cellule-mémoire, et à chaque lecture (22) d'une donnée de ladite cellule-mémoire élémentaire SRAM, une lecture correspondante (23) de la donnée témoin, et une inversion ou non de la donnée lue dans ladite cellule-mémoire élémentaire SRAM (CELSR) en fonction de la valeur lue de la donnée témoin.

公开(公告)号：FR3007185A1

公开(公告)日：2014-12-19

申请号：FR1355439

申请日：2013-06-12

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： TAILLIET FRANCOIS ,  BATTISTA MARC

IPC: G11C14/00

Abstract: Dispositif de mémoire, comprenant au moins une cellule-mémoire comportant une première cellule-mémoire élémentaire du type SRAM (CELSR) comportant deux inverseurs mutuellement connectés de façon croisée, deux groupes comportant chacun au moins une cellule-mémoire élémentaire non volatile, les cellules-mémoire élémentaires non volatiles (E1, E2) des deux groupes étant connectées d'une part à une borne d'alimentation (BAL) et d'autre part aux sorties et aux entrées des deux inverseurs par l'intermédiaire d'un étage d'interconnexion commandable (N2, N7, N4, N5).

公开(公告)号：FR2963451B1

公开(公告)日：2012-12-07

申请号：FR1056152

申请日：2010-07-27

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： BAS GILLES ,  CHALOPIN HERVE ,  TAILLIET FRANCOIS

IPC: G06F13/40 ,  G06F13/42 ,  G06F21/85

公开(公告)号：FR2973563A1

公开(公告)日：2012-10-05

申请号：FR1152797

申请日：2011-04-01

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： TAILLIET FRANCOIS ,  BATTISTA MARC

IPC: H01L21/70 ,  H01L21/66

Abstract: Procédé de fabrication d'une plaquette (1) comprenant une multitude de puces (2) séparées par des lignes de découpe (3), caractérisé en ce qu'il comprend une étape d'écriture dans une mémoire présente sur la plaquette de données concernant au moins deux puces (2) distinctes de la plaquette (1).