公开(公告)号：WO2019105565A1

公开(公告)日：2019-06-06

申请号：PCT/EP2017/081116

申请日：2017-12-01

Applicant: HUAWEI TECHNOLOGIES CO., LTD. ,  BARBALACE, Antonio

Inventor： BARBALACE, Antonio ,  CHEN, Yi ,  KOKKONEN, Jani ,  SPYRIDAKIS, Alexander

IPC: G06F8/41 ,  G06F12/02

CPC classification number: G06F8/41 ,  G06F12/023 ,  G06F12/1036 ,  G06F12/109 ,  G06F2212/1008 ,  G06F2212/1016 ,  G06F2212/652 ,  G06F2212/653 ,  G06F2212/657

Abstract: There is provided a compiler configured to: receive pre-compilation code for compilation, wherein the pre-compilation code, when compiled and loaded into a memory, is at least the size of one virtual memory sub-page corresponding to one physical memory block that is mapped to a virtual memory page, divide the pre-compilation code into blocks what when complied into a respective executable binary block is less than or equal to the size of a virtual memory sub-page, compile the blocks into executable binary blocks; and link the executable binary blocks into a program and include a designation of the executable binary blocks for loading of the program by supervisor software into an allocated virtual memory page(s) by loading the executable binary blocks into physical memory blocks according to a mapping between virtual memory sub-pages and allocated clusters of physical memory blocks each of a size corresponding to a virtual memory sub-page size.

公开(公告)号：WO2017030688A1

公开(公告)日：2017-02-23

申请号：PCT/US2016/042067

申请日：2016-07-13

Applicant: QUALCOMM INCORPORATED

Inventor： OPORTUS VALENZUELA, Andres Alejandro ,  CHHABRA, Gurvinder Singh ,  GENG, Nieyan ,  BRENNEN JR., John Francis ,  CHINTAMNEEDI, BalaSubrahmanyam

IPC: G06F12/1027 ,  G06F12/02 ,  G06F12/04

CPC classification number: G06F12/1036 ,  G06F12/023 ,  G06F12/0253 ,  G06F12/04 ,  G06F12/1027 ,  G06F2212/1044 ,  G06F2212/50

Abstract: Systems and methods pertain to a method of memory management. Gaps are unused portions of a physical memory in sections of the physical memory mapped to virtual addresses by entries of a translation look-aside buffer (TLB). Sizes and alignment of the sections in the physical memory may be based on the number of entries in the TLB, which leads to the gaps. One or more gaps identified in the physical memory are reclaimed or reused, where the one or more gaps are collected to form a dynamic buffer, by mapping physical addresses of the gaps to virtual addresses of the dynamic buffer.

Abstract translation: 系统和方法涉及内存管理方法。 间隙是通过翻译后备缓冲器（TLB）的条目映射到虚拟地址的物理内存的部分中的物理内存的未使用部分。 物理存储器中的段的大小和对齐可以基于TLB中的条目数量，这导致了间隙。 通过将间隙的物理地址映射到动态缓冲区的虚拟地址，在物理存储器中识别的一个或多个间隙被回收或再利用，其中通过将物理地址的间隔映射到虚拟地址来收集一个或多个间隙以形成动态缓冲器。

公开(公告)号：WO2017019216A1

公开(公告)日：2017-02-02

申请号：PCT/US2016/039333

申请日：2016-06-24

Applicant: GOOGLE INC.

Inventor： SEREBRIN, Benjamin C.

IPC: G06F12/1027 ,  G06F12/1081 ,  G06F12/109 ,  G06F12/14 ,  G06F13/38 ,  G06F13/40 ,  G06F12/1036 ,  G06F12/0813

CPC classification number: G06F13/4022 ,  G06F3/0611 ,  G06F3/0656 ,  G06F3/067 ,  G06F12/0813 ,  G06F12/0882 ,  G06F12/10 ,  G06F12/1036 ,  G06F12/1045 ,  G06F12/1081 ,  G06F12/109 ,  G06F12/1425 ,  G06F2212/1016 ,  G06F2212/1024 ,  G06F2212/1044 ,  G06F2212/1048 ,  G06F2212/152 ,  G06F2212/154 ,  G06F2212/264 ,  G06F2212/604 ,  G06F2212/608 ,  G06F2212/65 ,  G06F2212/657 ,  G06F2212/68 ,  G06F2212/682 ,  G06F2212/683

Abstract: Methods, systems, and apparatus, including computer programs encoded on computer storage media, for storing an address in a memory of a switch. One of the systems includes a switch that receives packets from and delivers packets to devices connected to a bus without any components on the bus between the switch and each of the devices, a memory integrated into the switch to store a mapping of virtual addresses to physical addresses, and a storage medium integrated into the switch storing instructions executable by the switch to cause the switch to perform operations including receiving a response to an address translation request for a device connected to the switch by the bus, the response including a mapping of a virtual address to a physical address, and storing, in the memory, the mapping of the virtual address to the physical address in response to receiving the response.

Abstract translation: 方法，系统和装置，包括在计算机存储介质上编码的计算机程序，用于将地址存储在交换机的存储器中。 系统之一包括从交换机和每个设备之间的总线上没有任何组件的数据包接收数据包并将数据包传送到连接到总线的设备的交换机，集成到交换机中的存储器，以将虚拟地址映射到物理 地址和集成到交换机中的存储介质，其存储可由交换机执行的指令，以使交换机执行操作，包括接收对由总线连接到交换机的设备的地址转换请求的响应，响应包括 虚拟地址到物理地址，并且响应于接收到响应而在存储器中存储虚拟地址到物理地址的映射。

公开(公告)号：WO2016203192A1

公开(公告)日：2016-12-22

申请号：PCT/GB2016/051199

申请日：2016-04-28

Applicant: ARM LIMITED

Inventor： PARKER, Jason ,  GRISENTHWAITE, Richard Roy ,  ROSE, Andrew Christopher

IPC: G06F12/1018 ,  G06F12/14 ,  G06F9/46

CPC classification number: G06F12/1009 ,  G06F9/468 ,  G06F12/1018 ,  G06F12/1036 ,  G06F12/1458 ,  G06F12/1491 ,  G06F21/72 ,  G06F21/78 ,  G06F2212/1044 ,  G06F2212/1052 ,  G06F2212/151 ,  G06F2212/651 ,  G06F2212/657 ,  G06F2212/681

Abstract: A data processing apparatus (20) comprises address translation circuitry (40) to translate a first address into a physical address directly identifying a corresponding location in a data store, and a table (50) comprising one or more entries indexed by the physical address, wherein at least one of the entries specifies the first address from which the corresponding physical address was translated by the address translation circuitry (40).

Abstract translation: 数据处理装置（20）包括地址转换电路（40），用于将第一地址转换成直接识别数据存储器中对应位置的物理地址;以及表（50），包括由物理地址索引的一个或多个条目， 其中所述条目中的至少一个指定由所述地址转换电路（40）从所述第一地址转换所述对应的物理地址。

公开(公告)号：WO2016093895A1

公开(公告)日：2016-06-16

申请号：PCT/US2015/042600

申请日：2015-07-29

Applicant: APPLIED MICRO CIRCUITS CORPORATION

Inventor： INAMDAR, Tanmay ,  PATEL, Ravi

IPC: G06F12/10 ,  G06F12/14 ,  G06F12/08

CPC classification number: G06F12/1475 ,  G06F12/1036 ,  G06F12/14 ,  G06F2212/1052 ,  G06F2212/657 ,  H04L49/90 ,  H04L49/901

Abstract: Various aspects facilitate implementing a memory translation table associated with key-based indexing. A table component is configured for generating a memory translation table and a key component is configured for allocating a key associated with a memory access based on a virtual address and a set of access permissions. A descriptor component is configured for generating a descriptor associated with the memory translation table that comprises at least the set of access permissions and a portion of the key.

Abstract translation: 各方面有助于实现与基于键的索引相关联的存储器转换表。 配置表组件用于生成存储器转换表，并且密钥组件被配置为基于虚拟地址和一组访问许可来分配与存储器访问相关联的密钥。 描述符组件被配置用于生成与所述存储器转换表相关联的描述符，所述描述符包括至少所述一组访问许可和所述密钥的一部分。

公开(公告)号：WO2016053628A1

公开(公告)日：2016-04-07

申请号：PCT/US2015/050465

申请日：2015-09-16

Applicant: QUALCOMM INCORPORATED

Inventor： KOTTILINGAL, Sudeep Ravi ,  KHAN, Moinul ,  SHARP, Colin Christopher

IPC: G06T1/20

CPC classification number: G06T1/60 ,  G06F12/1036 ,  G06F12/109 ,  G06F2212/657 ,  G06T1/20 ,  G06T2200/28

Abstract: A transparent format converter (TFC) may determine that a request by at least one processor for graphics data stored in graphics memory is indicative of a request for graphics data in a first data format. The TFC may retrieve the graphics data in a second data format from the graphics memory based at least in part on the request for the graphics data in the graphics memory. The TFC may convert the retrieved graphics data from the second data format to the first data format. The TFC may store the converted graphics data in the first data format into a memory that is accessible by the at least one processor.

Abstract translation: 透明格式转换器（TFC）可以确定由至少一个处理器对存储在图形存储器中的图形数据的请求指示以第一数据格式的图形数据的请求。 至少部分地基于对图形存储器中的图形数据的请求，TFC可以从图形存储器检索第二数据格式的图形数据。 TFC可以将检索到的图形数据从第二数据格式转换为第一数据格式。 TFC可以将转换后的图形数据以第一数据格式存储到由至少一个处理器可访问的存储器中。

公开(公告)号：WO2016012831A1

公开(公告)日：2016-01-28

申请号：PCT/IB2014/003110

申请日：2014-11-26

Applicant: VIA ALLIANCE SEMICONDUCTOR CO., LTD.

Inventor： EDDY, Colin

IPC: G06F12/00

CPC classification number: G06F12/0891 ,  G06F12/1027 ,  G06F12/1036 ,  G06F12/1063 ,  G06F12/109 ,  G06F15/7839 ,  G06F2212/1016 ,  G06F2212/1044 ,  G06F2212/683

Abstract: A translation-lookaside buffer (TLB) includes a plurality of entries, wherein each entry of the plurality of entries is configured to hold an address translation and a local valid bit vector, wherein each bit of the local valid bit vector is mapped from a different value of an x86 instruction set architecture (ISA) process context identifier (PCID). The TLB also includes an input that receives an invalidation bit vector having bits corresponding to the bits of the local valid bit vector of the plurality of entries. The TLB also includes logic that simultaneously invalidates a bit of the local valid bit vector of each entry of the plurality of entries that corresponds to a set bit of the invalidation bit vector.

Abstract translation: 翻译后备缓冲器（TLB）包括多个条目，其中多个条目的每个条目被配置为保存地址转换和本地有效位向量，其中本地有效位向量的每个位从不同的 x86指令集架构（ISA）进程上下文标识符（PCID）的值。 TLB还包括接收具有与多个条目的本地有效位向量的位对应的位的无效位向量的输入。 TLB还包括同时使对应于无效位向量的设置位的多个条目的每个条目的本地有效位向量的位的同时无效的逻辑。

公开(公告)号：WO2016012830A1

公开(公告)日：2016-01-28

申请号：PCT/IB2014/003084

申请日：2014-11-26

Applicant: VIA ALLIANCE SEMICONDUCTOR CO., LTD.

Inventor： PARKS, Terry ,  EDDY, Colin ,  MOHAN, Viswanath ,  BUNDA, John, D.

IPC: G06F12/10

CPC classification number: G06F12/0891 ,  G06F12/1027 ,  G06F12/1036 ,  G06F12/1063 ,  G06F12/109 ,  G06F15/7839 ,  G06F2212/1016 ,  G06F2212/1044 ,  G06F2212/683

Abstract: A processor includes translation-lookaside buffer (TLB) (206) and a mapping module (204). The TLB (206) includes a plurality of entries (300), wherein each entry of the plurality of entries (300) is configured to hold an address translation (306, 308) and a valid bit vector (302, 304), wherein each bit of the valid bit vector (302, 304) indicates, for a respective address translation context, the address translation (306, 308) is valid if set and invalid if clear. The TLB (206) also includes an invalidation bit vector (302, 304) having bits corresponding to the bits of the valid bit vector (302, 304) of the plurality of entries (300), wherein a set bit of the invalidation bit vector (302, 304) indicates to simultaneously clear the corresponding bit of the valid bit vector (302, 304) of each entry of the plurality of entries (300). The mapping module (204) generates the invalidation bit vector (302, 304).

Abstract translation: 处理器包括翻译后备缓冲器（TLB）（206）和映射模块（204）。 TLB（206）包括多个条目（300），其中多个条目（300）的每个条目被配置为保存地址转换（306,308）和有效位向量（302,304），其中每个条目 对于相应的地址转换上下文，有效位向量（302,304）的位指示如果设置为无效，则地址转换（306,308）是有效的。 TLB（206）还包括具有对应于多个条目（300）的有效位向量（302,304）的比特的比特的无效比特向量（302,304），其中无效比特向量的设置比特 （302,304）指示同时清除多个条目（300）的每个条目的有效位向量（302,304）的对应位。 映射模块（204）生成无效位向量（302,304）。

公开(公告)号：WO2015178987A2

公开(公告)日：2015-11-26

申请号：PCT/US2015017925

申请日：2015-02-27

Applicant: ADVANCED MICRO DEVICES INC

Inventor： KAPLAN DAVID A ,  WOLLER THOMAS ROY ,  PEREZ RONALD

IPC: G06F21/60 ,  G06F9/455 ,  G06F13/16 ,  G06F21/79

CPC classification number: G06F21/602 ,  G06F9/45558 ,  G06F12/1036 ,  G06F12/1408 ,  G06F21/53 ,  G06F2009/4557 ,  G06F2009/45583 ,  G06F2009/45587 ,  G06F2212/402

Abstract: A processor [102] employs a hardware encryption module [115] in the processor's memory access path to cryptographic ally isolate secure information. In some embodiments, the encryption module is located at a memory controller [110] (e.g. northbridge) of the processor, and each memory access provided to the memory controller indicates whether the access is a secure memory access, indicating the data associated with the memory access is designated for cryptographic protection, or a non-secure memory access. For secure memory accesses, the encryption module performs encryption (for write accesses) or decryption (for read accesses) of the data associated with the memory access.

Abstract translation: 处理器[102]在处理器的存储器访问路径中使用硬件加密模块[115]来密码隔离安全信息。 在一些实施例中，加密模块位于处理器的存储器控​​制器[110]（例如北桥）处，并且提供给存储器控制器的每个存储器访问指示访问是否是安全存储器访问，指示与存储器相关联的数据 访问被指定用于加密保护或非安全存储器访问。 对于安全存储器访问，加密模块对与存储器访问相关联的数据进行加密（用于写访问）或解密（用于读访问）。

公开(公告)号：WO2015033551A1

公开(公告)日：2015-03-12

申请号：PCT/JP2014/004493

申请日：2014-09-02

Applicant: NECプラットフォームズ株式会社

Inventor： 長田　孝士

IPC: G06F12/00

CPC classification number: G06F12/121 ,  G06F3/0611 ,  G06F3/064 ,  G06F3/0679 ,  G06F12/1036 ,  G06F12/128 ,  G06F2212/621 ,  G06F2212/657

Abstract: 　記憶装置への書き込みデータに係るブロックサイズが異なるアクセスが存在する場合でも、ストアマージ処理を簡易なハードウェアにより実現することを可能とする。　ストアマージ処理装置４０は、ブロックサイズが異なる書き込み命令を発行可能な外部装置から発行された複数の書き込み命令であって、上位アドレス及び下位アドレスを包含するアクセスアドレスの上位アドレスが等しく、かつ、記憶装置に対してデータを書き込む際のブロックサイズが等しい複数の第一の書き込み命令に関して、ブロックサイズを識別する識別情報と、複数のブロックデータと、上位アドレスを示すアドレス情報と、個々のブロックデータについて格納していることを示す格納情報と、を関連付けた状態で記憶するエントリを複数備えた記憶手段と、外部装置から新たに発行された第二の書き込み命令と、識別情報、及び、アドレス情報が一致するエントリが存在する場合、第二の書き込み命令に包含されるブロックデータを、当該エントリにおける、アクセスアドレスにより特定される場所に格納すると共に、当該ブロックデータに関する格納情報を更新する更新手段とを備える。

Abstract translation: 本发明能够使用简单的硬件存储合并处理，即使对于要写入存储装置的写入数据具有不同的块大小的访问也是如此。 一种商店合并处理装置（40），包括：存储装置，包括多个条目，所述多个条目关联并存储识别块大小的识别信息，多个块数据，表示上位地址的地址信息，以及指示存储 每个单独的块数据，对于多个第一写入命令是从能够发出具有不同块大小的写入命令的外部设备发出的多个写入命令，所述写入命令具有相同的上级地址，用于包含上级的访问地址， 低级地址，并且在将数据写入存储设备时具有相同的块大小; 并且更新意味着，如果存在具有与由外部设备发布的新的第二写入命令相匹配的识别信息和地址信息的条目，则将包含在第二写入命令中的块数据存储在由所述访问地址识别的位置处 输入并更新所述块数据的存储信息。