公开(公告)号：JP2016534429A

公开(公告)日：2016-11-04

申请号：JP2016525857

申请日：2014-10-24

Applicant: アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated ,  アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated

Inventor： ウィリアムズ ダグラス ,  ウィリアムズ ダグラス ,  アローラ サヒル ,  アローラ サヒル ,  グプタ ニヒル ,  グプタ ニヒル ,  チェン ウェイ−ユー ,  チェン ウェイ−ユー ,  サルマ デジット、ダス ,  サルマ デジット、ダス ,  エバース マリウス ,  エバース マリウス

IPC: G06F9/38 ,  G06F12/08

CPC classification number: G06F9/3806 ,  G06F9/30058 ,  G06F9/3848

Abstract: プロセッサにおいて分岐予測を実行するためのプロセッサ、装置及びコンピュータ可読媒体が提示される。プロセッサは、フロントエンドユニットを含む。フロントエンドユニットは、レベル1分岐ターゲットバッファ(BTB)と、BTBインデックス予測器(BIP)と、レベル1ハッシュパーセプトロン(HP)と、を含む。BTBは、ターゲットアドレスを予測するように構成されている。BIPは、プログラムカウンタ及びグローバル履歴に基づいて予測を生成するように構成されている。予測は、投機的部分ターゲットアドレスと、グローバル履歴値と、グローバル履歴シフト値と、ウェイ予測と、を含む。HPは、分岐予測が成立するか否かを予測するように構成されている。【選択図】図5

Abstract translation: 处理器用于在处理器中，装置和计算机可读介质执行分支预测被呈现。 该处理器包括一个前端单元。 前端单元包括1级BTB（BTB），BTB指数预测器和（BIP），电平1散列感知器（HP），则。 BTB被配置为预测目标地址。 BIP配置生成程序计数器的基础和全球历史上的预测。 预测包括推测部目标地址，全局历史值，全局历史移位值，以及预测方式，则。 惠普被配置为预测分支预测是否为真。 点域5

公开(公告)号：JP2016509272A

公开(公告)日：2016-03-24

申请号：JP2015541846

申请日：2013-11-05

Applicant: アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated ,  アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated

Inventor： カラマティアノス ジョン ,  カラマティアノス ジョン ,  ナート バルガバ ラヴィンドラ ,  ナート バルガバ ラヴィンドラ ,  ジャヤシーラン ラムクマール ,  ジャヤシーラン ラムクマール

IPC: G06F12/08 ,  G06F12/0802

CPC classification number: G06F12/0862 ,  G06F12/0897

Abstract: プロセッサ(102)は、プリフェッチ要求を、ミスアドレスバッファ(MAB)(130)の占有率に基づき、または、プリフェッチ要求の信頼度に基づき、メモリ階層内で当該要求が対象としたキャッシュ(104)から別のキャッシュ(105)に転送する。メモリ階層内の各キャッシュは、MABでいくつかのスロットが割り当てられる。キャッシュに対するプリフェッチ要求を受信したときに、キャッシュに割り当てられたスロットの占有率が閾値を上回っているという判断(404)に応じて、プロセッサは、プリフェッチ要求をメモリ階層内の次の下位レベルのキャッシュに転送する(410)。それに応じて、アクセス要求の対象となるデータは、メモリ階層内の次の下位レベルのキャッシュにプリフェッチされ、これにより、そのキャッシュへの後続の提供のために利用可能である。加えて、プロセッサは、プリフェッチ要求の信頼度に基づいて、プリフェッチ要求を下位レベルのキャッシュに転送できる。【選択図】図1

Abstract translation: 处理器（102），预取请求，根据该遗漏地址缓冲器（MAB）（130），或基于所述预取请求的可靠性，从所述高速缓存的占用到的请求是针对存储器层级（104） 将其转移到另一高速缓存（105）。 在存储层次中的每个高速缓存分配多个插槽MAB。 当接收到预取请求到高速缓存中，响应于分配给所述高速缓存时隙的占用的确定（404）超过阈值时，处理器，高速缓存预取请求在存储器层次结构中的下一较低级别 并且将其传送到（410）。 因此，数据将被访问请求被预取到存储器层级，这使得它可用于随后提供对所述高速缓存的下一个较低级高速缓存。 此外，所述处理器基于所述预取请求的可靠性，它转发预取请求发送到低级高速缓存。 点域1

公开(公告)号：JP2016505878A

公开(公告)日：2016-02-25

申请号：JP2015544167

申请日：2013-11-25

Applicant: アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated ,  アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated

Inventor： シュルツ リチャード ,  シュルツ リチャード ,  ロウハーニー オミード ,  ロウハーニー オミード ,  タン チャールズ ,  タン チャールズ

IPC: G03F1/70 ,  G03F7/20 ,  H01L21/82

CPC classification number: H01L23/48 ,  G03F7/0035 ,  G03F7/70466 ,  H01L21/31144 ,  H01L2924/0002 ,  H01L2924/0001 ,  H01L2924/00

Abstract: 方法、コンピュータ可読媒体および装置が提供される。方法は、パターン全体を、電源レールベースパターンを含む第1のマスクパターンと、第2のマスクパターンと、に分解することと、第1のマスクパターンの電源レールベースパターンに少なくとも部分的に整合する電源レール挿入パターンを、第2のマスクパターン上に生成することと、を含む。コンピュータ可読媒体は、同様に構成される。装置は、本方法によって生成されたフォトリソグラフィマスクを使用するフォトリソグラフィによって製造される。【選択図】図10

Abstract translation: 方法中，提供了计算机可读介质和装置。 方法，整个图案，第一掩模图案包括电源轨底图案，并且分解所述第二掩模图案，以至少部分地匹配于所述第一掩模图案的供电轨底图案 功率轨插入图案包括生成第二掩模图案，一个。 计算机可读介质，同样配置。 装置通过光刻使用由方法生成的掩模光刻制造。 .The 10

公开(公告)号：JP2016504699A

公开(公告)日：2016-02-12

申请号：JP2015555420

申请日：2014-01-28

Applicant: アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated ,  アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated

Inventor： ヤズダニ レザ ,  ヤズダニ レザ

IPC: G06F9/45 ,  G06F9/30 ,  G06F9/38

CPC classification number: G06F9/3887 ,  G06F8/452 ,  G06F9/30058 ,  G06F9/3822 ,  G06F9/3851 ,  G06F9/3853

Abstract: プロセッサ内のハードウェア並列実行レーン内で命令を効率的に処理するためのシステムおよび方法を提案する。識別されたループ内の所与の分岐点に応じて、コンパイラは、識別されたループ内の命令を超大命令語(VLIW)に配置する。少なくとも1つのVLIWは、所与の分岐点と対応する収束点との間の異なる基本ブロックから混ぜ合わされた命令を含む。コンパイラは、実行されると、所与のVLIW内の命令をターゲットプロセッサ内の複数の並列実行レーンに実行時に割り当てるコードを生成する。ターゲットプロセッサは、単一命令複数データ(SIMD)マイクロアーキテクチャを含む。所与のレーンに対する割り当ては、所与の分岐点において所与のレーンに対して実行時に検出した分岐方向に基づく。ターゲットプロセッサは、関連付けられたレーンに対してフェッチされたVLIW内のどの所与の命令を実行するかを示す指示を格納するためのベクトルレジスタを含む。【選択図】図8

Abstract translation: 我们提出了一个系统和方法，用于有效地在硬件并行执行在车道中的处理器中处理指令。 根据在确定的循环给定的分支点，编译器将在确定循环超长指令字（VLIW）指令。 至少一个VLIW包括从对应于给定的分支点的会聚点之间的不同的基本块混合的指令。 编译器，当被执行时，产生在执行在给定的VLIW指令到目标处理器的多个并行执行车道的时间要被分配的码。 所述目标处理器包括单指令多数据（SIMD）微架构。 分配用于给定车道，基于分支方向在运行时检测到在给定的分支点的给定车道。 所述目标处理器包括用于存储对是否针对相关联的车道内VLIW取出的执行任何给定的指令的指示的向量寄存器。 点域8

公开(公告)号：JP2016500186A

公开(公告)日：2016-01-07

申请号：JP2015542725

申请日：2013-11-12

Applicant: アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated ,  アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated

Inventor： ブレーターニッツ マウリシオ ,  ブレーターニッツ マウリシオ ,  エム． オコナー ジェイムズ ,  エム． オコナー ジェイムズ ,  エイチ． ロー ガブリエル ,  エイチ． ロー ガブリエル ,  エッカート ヤスコ ,  エッカート ヤスコ ,  トテットディ ミスナ ,  トテットディ ミスナ ,  マンネ スリラサ ,  マンネ スリラサ ,  エム． ベックマン ブラッドフォード ,  エム． ベックマン ブラッドフォード

IPC: G06F12/06 ,  G06F1/32

CPC classification number: G06F1/3275 ,  Y02D10/14 ,  Y02D50/20

Abstract: デバイスは、メモリバンクに電力を供給するという指示を受け取り、そして、指示を受け取ることに基づいて、電力を遮断したメモリバンクに対応する電力スコアを決定する。各電力スコアは、電力を遮断したメモリバンクに電力を供給することと関連付けられる電力メトリックに対応する。デバイスは、複数の電力スコアに基づいて、選択されたメモリバンクに電力を供給する。【選択図】図1

Abstract translation: 装置接收指令以将电力提供到存储体，并且基于接收到该指令，以确定对应于该切断电源存储体的功率分数。 每个功率分数对应于与该切断电源，存储体提供电力相关的功率指标​​。 的装置中，基于多个功率分数，将电力提供给所选择的存储体。 点域1

公开(公告)号：JP2015529346A

公开(公告)日：2015-10-05

申请号：JP2015528548

申请日：2013-08-16

Applicant: アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated ,  アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated

Inventor： アール． グローガンス ラーマ ,  アール． グローガンス ラーマ

IPC: G02B21/10 ,  G01N21/21 ,  G02B27/28

CPC classification number: G02B21/002 ,  G02B21/10

Abstract: 本願は、レーザ走査モジュールの様々な実施形態を開示する。一実施形態では、係るレーザ走査モジュールは、第1の直線偏光子と、第2の直線偏光子と、を含む、光アイソレータと、レーザ光源によって生成された光を受け入れるとともに、実質的に平行な光ビームが第1の直線偏光子を通過するように構成されたコリメーティング光学系と、第2の直線偏光子を通過した光を受け入れるように配置された走査ユニットと、を備える。第1の直線偏光子は、走査ユニットから第2の直線偏光子を分離する第2の距離よりも短い第1の距離だけ、コリメーティング光学系から分離されている。【選択図】図4

Abstract translation: 本申请公开了一种激光扫描模块的各种实施例。 在一个实施例中，根据激光扫描模块包括：第一线性偏振器，和第二线性偏振器，和一个光隔离器，与接收由所述激光源产生的光沿着基本上平行 包括被配置为使得所述光束通过所述第一线性偏振器准直光学系统，扫描单元被布置成接收所述光穿过第二线性偏振器，一个。 第一线性偏振器，第一距离大于第二距离从扫描单元分离第二线性偏振器较短，从准直光学系统分离。 点域4

公开(公告)号：JP2015523645A

公开(公告)日：2015-08-13

申请号：JP2015515142

申请日：2013-05-29

Applicant: アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated ,  アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated

Inventor： ウィリアム ルーク アンドリュー ,  ウィリアム ルーク アンドリュー ,  サイ ベルンチョ クリシュナ ,  サイ ベルンチョ クリシュナ ,  ジェイ． ブラノーバー アレキサンダー ,  ジェイ． ブラノーバー アレキサンダー ,  エドワード キッチン ポール ,  エドワード キッチン ポール ,  ペレス ロナルド ,  ペレス ロナルド ,  アローラ ソヌ ,  アローラ ソヌ

IPC: G06F1/04 ,  G06F1/30 ,  G06F9/445

CPC classification number: G06F9/4418 ,  G06F1/32

Abstract: ブート構成情報(130)は、低電力状態中、処理システム(100)の揮発性メモリ(102)に記憶される。低電力状態からレジュームする際に、プロセッサ装置(126)は、不揮発性メモリ(104,124)からメモリコントローラ(114)に関する構成情報(138)にアクセスし、揮発性メモリ(102)にアクセスできるように構成情報(138)を用いてメモリコントローラ(114)を復元する。その後、プロセッサ装置(126)は、低電力状態中に揮発性メモリ(102)によって保持され、構成されたメモリコントローラ(114)を介してアクセスされるコア状態情報(134)を用いて、1つ以上のプロセッサコア(106)の最初のコンテキストを構成し、1つ以上のプロセッサコア(106)は、不揮発性メモリ(104)からブートコード(132)にアクセスするのではなく、低電力状態中に揮発性メモリ(102)によって保持され、構成されたメモリコントローラ(114)を介してアクセスされるレジュームブートコード(136)を実行することによって、ブートプロセスを完了する。【選択図】図1

Abstract translation: 引导配置信息（130），所述低功率状态期间，存储在处理系统（100）（102）的易失性存储器。 当从低功率状态恢复，所述处理器单元（126）由非易失性存储器（104，124）的访问有关的存储器控​​制器（114）（138）的配置信息，以访问所述易失性存储器（102） 恢复使用所述信息（138），存储器控制器（114）。 此后，所述处理器单元（126），使用所述的低功率状态（102）期间，保持在易失性存储器，核心状态信息经由配置存储器控制器（114）（134），一个访问 构成第一上下文或多个处理器核心（106），一个或多个处理器核心（106），而不是从所述非易失性存储器（104）访问引导代码（132），所述低功率状态期间 通过执行经由配置存储器控制器（114）（136）访问的履历引导代码由易失性存储器（102）保持，完成引导过程。 点域1

公开(公告)号：JP2015515687A

公开(公告)日：2015-05-28

申请号：JP2015503683

申请日：2013-04-01

Applicant: アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated ,  アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated

Inventor： マンネ スリラサ ,  マンネ スリラサ ,  エル． バーチャー ウィリアム ,  エル． バーチャー ウィリアム ,  サラヴァナ シビ ゴーヴィンダン マドゥー ,  サラヴァナ シビ ゴーヴィンダン マドゥー ,  エム． オコナー ジェイムズ ,  エム． オコナー ジェイムズ ,  ジェイ． シュルツ マイケル ,  ジェイ． シュルツ マイケル

IPC: G06F12/08

CPC classification number: G06F12/0804 ,  G06F12/0888 ,  G06F2212/1024 ,  Y02D10/13

Abstract: 高速キャッシュシャットダウンを可能にする装置および方法が開示される。一実施形態では、キャッシュサブシステムは、キャッシュメモリと、キャッシュメモリに連結されたキャッシュコントローラと、を含む。キャッシュコントローラは、キャッシュサブシステムへの電源が復旧したときに、変更済みデータをキャッシュメモリへ独占的に書き込むのを禁止するように構成されている。【選択図】図5

Abstract translation: 装置和用于使高速缓存关闭方法被公开。 在一个实施例中，高速缓存子系统包括高速缓冲存储器，耦合到所述高速缓冲存储器的高速缓存控制器。 高速缓存控制器，当电源缓存子系统被回收，并且被配置成禁止专门修改的数据写入到高速缓冲存储器。 点域5

公开(公告)号：JP5679969B2

公开(公告)日：2015-03-04

申请号：JP2011516334

申请日：2009-06-30

Applicant: アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated ,  アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated

Inventor： コンウェイ パトリック ,  コンウェイ パトリック ,  マイケル リパク ケビン ,  マイケル リパク ケビン

IPC: G06F12/08

CPC classification number: G06F12/082 ,  G06F2212/2515 ,  Y02D10/13

公开(公告)号：JP5670578B2

公开(公告)日：2015-02-18

申请号：JP2013535042

申请日：2011-10-19

Applicant: アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated ,  アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated

Inventor： ダブリュ． ウォン ダニエル ,  ダブリュ． ウォン ダニエル

IPC: G06F21/71 ,  G06F21/57 ,  G06F21/64

CPC classification number: G06F21/70 ,  G06F21/00 ,  G06F21/10 ,  G06F21/575 ,  G06F21/60 ,  G06F21/72 ,  G06F2221/0797