公开(公告)号：JP6770177B2

公开(公告)日：2020-10-14

申请号：JP2019511877

申请日：2017-08-21

Applicant: 無錫華潤上華科技有限公司 ,  CSMC TECHNOLOGIES FAB2 CO., LTD.

Inventor： グ ヤン ,  チェン シカン ,  ツァン セン

IPC: H01L21/338 ,  H01L29/808 ,  H01L29/812 ,  H01L21/8234 ,  H01L27/06 ,  H01L29/78 ,  H01L21/76 ,  H01L21/336 ,  H01L21/337

公开(公告)号：JP6618615B2

公开(公告)日：2019-12-11

申请号：JP2018517876

申请日：2016-08-18

Applicant: 無錫華潤上華科技有限公司 ,  CSMC TECHNOLOGIES FAB2 CO., LTD.

Inventor： 祁 樹坤 ,  孫 貴鵬

IPC: H01L29/78 ,  H01L29/423 ,  H01L29/41 ,  H01L21/336

公开(公告)号：JP2019531599A

公开(公告)日：2019-10-31

申请号：JP2019511970

申请日：2017-08-09

Applicant: 無錫華潤上華科技有限公司 ,  CSMC TECHNOLOGIES FAB2 CO., LTD.

Inventor： 卞 諍

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/12 ,  H01L29/423 ,  H01L29/49 ,  H01L21/336

Abstract: VDMOS装置およびその製造方法である。本製造方法は、半導体基板に溝を形成することであって、溝は、第1溝領域、第2溝領域、第3溝領域、第4溝領域、および第5溝領域を含むことと、半導体基板上に第1絶縁層、第1多結晶シリコン層、および第2絶縁層を順次形成することと、第1多結晶シリコン層が露出するまで第2絶縁層の一部を除去することと、第1電極を形成する第1多結晶シリコン層の一部を除去し、残りの第1多結晶シリコン層が第1電極を形成することと、半導体基板上に第3絶縁層を形成し、第3絶縁層、第2絶縁層、および第1絶縁層の一部を除去してr、第1多結晶シリコン層の頂部が第1絶縁層および第2絶縁層の頂部より高くなるようにすることと、半導体基板上にゲート酸化物層および第2多結晶シリコン層を順次形成し、第2の多結晶シリコン層の一部を除去し、半導体基板の表面上および第2絶縁層上に位置するゲート酸化物層を露出させ、残りの第2の多結晶シリコン層が第2電極を形成することとを含む。

公开(公告)号：JP2018530922A

公开(公告)日：2018-10-18

申请号：JP2018517876

申请日：2016-08-18

Applicant: 無錫華潤上華科技有限公司 ,  CSMC TECHNOLOGIES FAB2 CO., LTD.

Inventor： 祁 樹坤 ,  孫 貴鵬

IPC: H01L29/78 ,  H01L29/423 ,  H01L29/41 ,  H01L21/336

CPC classification number: H01L29/7816 ,  H01L29/063 ,  H01L29/0692 ,  H01L29/0882 ,  H01L29/78 ,  H01L29/7833

Abstract: 横方向拡散金属酸化物半導体電界効果トランジスタは、基板(10)と、第1導電型ウェル領域(30)と、第2導電型ウェル領域(20)と、第1導電型ウェル領域におけるドレイン電極(44)と、第2導電型ウェル領域におけるソース電極(42)及びボディ領域(48)と、第1導電型ウェル領域(30)の表面と第2導電型ウェル領域(20)の表面とを横切るよう配置されるゲート電極(46)と、を備え、また、第1導電型ウェル領域(30)の頂部に配置され、ゲート電極(46)とドレイン電極(44)との間に位置するフローティングレイヤーリング(50)と、フローティングレイヤーリング(50)を通って第1導電型ウェル領域(30)まで延びる複数のグルーブポリシリコン電極(60)と、を備えている。

公开(公告)号：WO2014108035A8

公开(公告)日：2015-08-13

申请号：PCT/CN2013091022

申请日：2013-12-31

Applicant: CSMC TECHNOLOGIES FAB2 CO LTD

Inventor： HUANG WEI

IPC: H01L23/544

CPC classification number: G03F7/70625 ,  G01B11/02 ,  H01L22/12 ,  H01L23/544

Abstract: Provided is a structure for testing the strip width of a scribing slot, comprising a first sparse strip (232) and a second sparse strip (234) which are perpendicular to each other, and also comprising a first field region pattern (220), wherein the first field region pattern (220) comprises two graphics, which are respectively located at the side of the first sparse strip (232) and are oppositely provided. Further provided is a method for testing the strip width of a scribing slot. By setting a graphic of a field oxide region simulating an LOCOS structure at both sides of sparse strips, a step structure is artificially generated. Photoetched polysilicon gate graphics on a small-size active region can be reproduced in time through an on-line strip width test or inspection, so as to truly reflect a practical situation in a tube core, so that the anomaly of the strip width and the morphology of the polysilicon gate caused by substrate reflection can be found in time.

Abstract translation: 提供了一种用于测试划线槽的带宽的结构，包括彼此垂直的第一稀疏带（232）和第二稀疏带（234），并且还包括第一场区域图案（220），其中 第一场区域图案（220）包括两个图形，其分别位于第一稀疏条（232）的侧面并且相对地设置。 还提供了一种用于测试划线槽的带宽的方法。 通过设置模拟稀疏条的两侧的LOCOS结构的场氧化物区域的图形，人为地生成步骤结构。 通过在线带宽测试或检查可以及时复制小尺寸有源区域上的光刻多晶硅栅极图形，以真正反映管芯的实际情况，从而使带宽和 可以及时发现由衬底反射引起的多晶硅栅极的形态。

公开(公告)号：WO2012083784A1

公开(公告)日：2012-06-28

申请号：PCT/CN2011/083110

申请日：2011-11-29

Applicant: CSMC TECHNOLOGIES FAB1 CO., LTD ,  CSMC TECHNOLOGIES FAB2 CO., LTD. ,  BIAN, Zheng

Inventor： BIAN, Zheng

IPC: H01L29/06 ,  H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7811 ,  H01L29/0619 ,  H01L29/0653 ,  H01L29/407 ,  H01L29/66727 ,  H01L29/66734 ,  H01L29/7813

Abstract: A semiconductor device includes a substrate, an active region located in the substrate, a plurality of field limiting rings (402) formed in the substrate and located outside the active region, a plurality of isolation trenches (401) formed between the field limiting rings (402), and a connection channel (403) electrically connecting at least two adjacent isolation trenches (401).

Abstract translation: 半导体器件包括衬底，位于衬底中的有源区，形成在衬底中并位于有源区外部的多个场限制环（402），形成在场限制环之间的多个隔离沟槽（401） 402）以及电连接至少两个相邻隔离沟槽（401）的连接通道（403）。

公开(公告)号：WO2012079456A1

公开(公告)日：2012-06-21

申请号：PCT/CN2011/083129

申请日：2011-11-29

Applicant: CSMC TECHNOLOGIES FAB1 CO., LTD ,  CSMC TECHNOLOGIES FAB2 CO., LTD. ,  WANG, Jiakun

Inventor： WANG, Jiakun

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7827 ,  H01L29/4236 ,  H01L29/66666

Abstract: A trench metal-oxide-semiconductor field-effect transistor (MOSFET) device (400) is provided. The trench MOSFET device (400) includes a substrate (406), a body region (411), a source region (410), a dielectric layer (408), a metal layer (409), a contact hole (413) and a trench structure (412). The substrate includes a substrate layer (406) and an epitaxial layer (407) formed on the substrate layer (406); the body region (411) is formed in the epitaxial layer (407); and the source region (410) is formed in the body region (411) of the epitaxial layer (407). Further, the dielectric layer (408) is formed on the epitaxial layer (407); the metal layer (409) is formed on the dielectric layer (408); and the contact hole (413) is formed in the epitaxial layer (407) to connect the source region (410) with the metal layer (409). In addition, the trench structure (412) is formed in the epitaxial layer (407) and includes a first trench that is pectinate trench including a plurality of tooth trenches and a bar trench interconnecting the tooth trenches.

Abstract translation: 提供了沟槽金属氧化物半导体场效应晶体管（MOSFET）器件（400）。 沟槽MOSFET器件（400）包括衬底（406），主体区域（411），源极区域（410），电介质层（408），金属层（409），接触孔（413）和 沟槽结构（412）。 衬底包括形成在衬底层（406）上的衬底层（406）和外延层（407）。 体区（411）形成在外延层（407）中; 并且源极区（410）形成在外延层（407）的体区（411）中。 此外，介电层（408）形成在外延层（407）上; 在电介质层（408）上形成金属层（409）。 并且所述接触孔（413）形成在所述外延层（407）中以将所述源极区域（410）与所述金属层（409）连接。 此外，沟槽结构（412）形成在外延层（407）中，并且包括第一沟槽，其是包括多个齿槽的果胶沟槽和互连齿槽的条形沟槽。

公开(公告)号：WO2012072020A1

公开(公告)日：2012-06-07

申请号：PCT/CN2011/083107

申请日：2011-11-29

Applicant: CSMC TECHNOLOGIES FAB1 CO., LTD. ,  CSMC TECHNOLOGIES FAB2 CO., LTD. ,  ALIHAJY, Aliyeu

Inventor： ALIHAJY, Aliyeu

IPC: H01L21/336 ,  H01L21/316 ,  H01L29/78 ,  H01L29/06

CPC classification number: H01L29/7802 ,  H01L29/41766 ,  H01L29/42368 ,  H01L29/66712 ,  H01L29/66727

Abstract: A method is provided for fabricating a Metal-Oxide-Semiconductor Field-Effect Transistor (MOSFET, 200) on a semiconductor wafer. The method includes providing a substrate containing an epitaxial layer (201), forming a gate oxide layer (203) on a surface of the epitaxial layer (201) by a first oxidization process, forming a polysilicon gate (202) on the gate oxide layer (203) within a gate region, forming a body region (205) in the epitaxial layer (201), forming a source region (204) in the body region (205) of the epitaxial layer (201), and oxidizing the source region (204) to form oxide (207) in a gap between the polysilicon gate (202) and the source region (204) on a surface of the source region (204) by a second oxidization process.

Abstract translation: 提供了一种用于在半导体晶片上制造金属氧化物半导体场效应晶体管（MOSFET，200）的方法。 该方法包括提供含有外延层（201）的衬底，通过第一氧化工艺在外延层（201）的表面上形成栅极氧化层（203），在栅极氧化物层上形成多晶硅栅极（202） （203），在所述外延层（201）中形成体区（205），在所述外延层（201）的体区（205）中形成源极区（204），并且对所述源极区 （204）通过第二氧化处理在源极区（204）的表面上的多晶硅栅极（202）和源极区（204）之间的间隙中形成氧化物（207）。

公开(公告)号：WO2012065515A1

公开(公告)日：2012-05-24

申请号：PCT/CN2011/081743

申请日：2011-11-03

Applicant: CSMC TECHNOLOGIES FAB1 CO., LTD ,  CSMC TECHNOLOGIES FAB2 CO., LTD. ,  WANG, Le

Inventor： WANG, Le

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7802 ,  H01L21/26533 ,  H01L29/0653 ,  H01L29/0878 ,  H01L29/66719

Abstract: A Vertical Double-diffused Metal-Oxide-Semiconductor (VDMOS) device and a method for fabricating the same are provided. The VDMOS device includes a substrate which includes a body layer (201) and an epitaxial layer (202) formed over the body layer (201). The body layer (201) has a drain region. The VDMOS device further includes an isolating region (203) formed in the epitaxial layer (202), a first body region (204) and a second body region (205) formed in the epitaxial layer (202) and located at two sides of the isolating region (203), a first source region (206) and a second source region (207) formed in the first body region (204) and the second body region (205) respectively, and a gate region formed above the isolating region (203) and located between the first source region (206) and the second source region (207).

Abstract translation: 提供了垂直双扩散金属氧化物半导体（VDMOS）器件及其制造方法。 VDMOS器件包括衬底，其包括主体层（201）和形成在体层（201）上的外延层（202）。 主体层（201）具有漏极区域。 VDMOS器件还包括形成在外延层（202）中的隔离区（203），形成在外延层（202）中的第一体区（204）和第二体区（205） 隔离区域（203），分别形成在第一体区（204）和第二体区（205）中的第一源极区（206）和第二源极区（207），以及形成在隔离区 203）并且位于第一源极区（206）和第二源极区（207）之间。

公开(公告)号：WO2012065485A1

公开(公告)日：2012-05-24

申请号：PCT/CN2011/080671

申请日：2011-10-12

Applicant: CSMC TECHNOLOGIES FAB1 CO., LTD. ,  CSMC TECHNOLOGIES FAB2 CO., LTD. ,  WANG, Le

Inventor： WANG, Le

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7816 ,  H01L29/0634 ,  H01L29/0696 ,  H01L29/0878 ,  H01L29/42368

Abstract: An LDMOS device and a method for fabricating the same are disclosed in embodiments of the present invention. The device includes: a substrate including an epitaxial layer and a well region located in a surface of the epitaxial layer; a source region located in the well region, and a drain region located in the epitaxial layer; a first region and a second region located in the surface of the epitaxial layer and having doping states different from a doping state of the epitaxial layer, where the first region and the second region are located in a drift region between the source region and the drain region, and have different doping states; a field oxide layer located above the first region and the second region; and a gate region located on the well region and the field oxide layer. In the present invention, by replacing the drift region with only one doping state in the prior art with the first region and the second region having different doping states, the doping states of the first region and the second region can be adjusted according to the requirements for the breakdown voltage and the on-resistance, so that the on-resistance is further decreased and the power consumption of the device is reduced while a high breakdown voltage is ensured.

Abstract translation: 在本发明的实施例中公开了一种LDMOS器件及其制造方法。 该器件包括：衬底，其包括位于外延层的表面中的外延层和阱区; 位于阱区中的源极区和位于外延层中的漏极区; 位于所述外延层的表面中的第一区域和第二区域，并且具有不同于所述外延层的掺杂状态的掺杂态，其中所述第一区域和所述第二区域位于所述源极区域和所述漏极之间的漂移区域中 并具有不同的掺杂态; 位于所述第一区域和所述第二区域上方的场氧化物层; 以及位于阱区和场氧化物层上的栅极区。 在本发明中，通过在现有技术中仅利用一种掺杂状态代替漂移区域，第一区域和第二区域具有不同的掺杂态，可以根据需要调整第一区域和第二区域的掺杂状态 对于击穿电压和导通电阻，导通电阻进一步降低，并且在确保高击穿电压的同时降低器件的功耗。