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公开(公告)号：CN109309095B
公开(公告)日：2023-07-25
申请号：CN201810386727.6
申请日：2018-04-26
Applicant: 三星电子株式会社
Inventor： 朴玄睦
Abstract: 一种三维半导体器件包括：衬底，具有单元阵列区域和接触区域；堆叠结构，包括在垂直方向上交替地堆叠在衬底上的多个电极和多个电极隔离绝缘层并在接触区域上具有阶梯式结构；垂直结构，在单元阵列区域中穿透堆叠结构，垂直结构的每个构成单元串；以及字线接触插塞，每个字线接触插塞在具有阶梯式结构的堆叠结构的梯面部分的每个的区域中穿透所述多个电极当中最上面的电极、连接到所穿透的最上面的电极下方的另一电极、并与所述穿透的最上面的电极电绝缘。
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公开(公告)号：CN114156278A
公开(公告)日：2022-03-08
申请号：CN202111431970.3
申请日：2017-01-06
Applicant: 三星电子株式会社
IPC: H01L27/11578 , H01L27/11568 , H01L27/11573
Abstract: 提供了制造三维(3D)半导体存储器件的方法。该方法可以包括：在包括单元阵列区和连接区的基板上形成薄层结构；形成第一掩模图案；使用第一掩模图案作为蚀刻掩模执行第一蚀刻工艺以蚀刻薄层结构；执行减小第一掩模图案的面积的第一修整工艺；交替地且重复地执行第一蚀刻工艺和第一修整工艺以在连接区上形成上结构；形成第二掩模图案；使用第二掩模图案作为蚀刻掩模执行第二蚀刻工艺以蚀刻薄层结构和上结构；执行减小第二掩模图案的面积的第二修整工艺；以及交替地且重复地执行第二蚀刻工艺和第二修整工艺以在上结构下方形成多个中间结构。
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公开(公告)号：CN113921523A
公开(公告)日：2022-01-11
申请号：CN202110335193.6
申请日：2021-03-29
Applicant: 三星电子株式会社
IPC: H01L27/11517 , H01L27/11521 , H01L27/11551
Abstract: 提供了一种半导体存储装置。所述装置可以包括：下栅极线，所述下栅极线设置在衬底上并且沿第一方向延伸；上栅极线，所述上栅极线与所述下栅极线垂直交叠并且沿所述第一方向延伸；第一电容器，所述第一电容器设置在所述下栅极线和所述上栅极线之间；第二电容器，所述第二电容器设置在所述下栅极线和所述上栅极线之间并且在所述第一方向上与所述第一电容器间隔开；下半导体图案，所述下半导体图案设置为穿过所述下栅极线并且连接到所述第一电容器；上半导体图案，所述上半导体图案设置为穿过所述上栅极线并且连接到所述第二电容器；以及下绝缘图案，所述下绝缘图案设置在所述第二电容器和所述下栅极线之间以覆盖所述第二电容器的底表面的整个区域。
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公开(公告)号：CN107039457B
公开(公告)日：2021-11-30
申请号：CN201710011121.X
申请日：2017-01-06
Applicant: 三星电子株式会社
IPC: H01L27/11578 , H01L27/11568 , H01L27/11573 , H01L27/11551 , H01L27/11521 , H01L27/11526
Abstract: 提供了三维(3D)半导体存储器件及其制造方法。3D半导体存储器件可以包括：基板，包括单元阵列区和连接区；下层叠结构，包括竖直地层叠在基板上的多个下电极，下层叠结构具有在连接区上在第一方向上延伸的第一阶梯结构以及在连接区上在基本上垂直于第一方向的第二方向上延伸的第二阶梯结构；以及多个中间层叠结构，竖直地层叠在下层叠结构上。每个中间层叠结构包括竖直地层叠的多个中间电极并且在连接区上具有在第二方向上延伸的第三阶梯结构。每个中间层叠结构暴露设置在其下面的中间层叠结构的第三阶梯结构。
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公开(公告)号：CN112366206A
公开(公告)日：2021-02-12
申请号：CN202011291354.8
申请日：2017-01-06
Applicant: 三星电子株式会社
IPC: H01L27/11578 , H01L27/11568 , H01L27/11573 , H01L27/11551 , H01L27/11521 , H01L27/11526
Abstract: 提供了三维(3D)半导体存储器件及其制造方法。3D半导体存储器件可以包括：基板，包括单元阵列区和连接区；下层叠结构，包括竖直地层叠在基板上的多个下电极，下层叠结构在连接区上具有在第一方向上延伸的第一阶梯结构和在基本上垂直于第一方向的第二方向上延伸的第二阶梯结构；以及多个中间层叠结构，竖直地层叠在下层叠结构上。每个中间层叠结构包括竖直地层叠的多个中间电极并且在连接区上具有在第二方向上延伸的第三阶梯结构和在第一方向上延伸的第四阶梯结构。相对于基板的顶表面，第一阶梯结构的斜坡具有第一倾斜角，第二阶梯结构的斜坡具有基本上等于第一倾斜角的第二倾斜角，第四阶梯结构的斜坡具有不同于第一倾斜角的第三倾斜角。
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Patent Agency Ranking
公开(公告)号：CN112038343A
公开(公告)日：2020-12-04
申请号：CN202010465073.3
申请日：2020-05-27
Applicant: 三星电子株式会社
IPC: H01L27/11502 , H01L27/11504 , H01L27/11507 , H01L27/11509
Abstract: 公开了一种存储器器件，该存储器器件包括：衬底，包括第一区域和第二区域，第一区域具有第一字线和第一位线，第二区域具有第二字线和第二位线；第一存储单元阵列，包括第一区域中的第一存储单元，第一存储单元阵列具有易失性，并且每个第一存储单元包括具有与第一字线中的对应第一字线相邻的第一沟道区的单元开关以及连接到单元开关的电容器；以及第二存储单元阵列，包括第二区域中的第二存储单元，第二存储单元阵列具有非易失性，并且每个第二存储单元包括与第二字线中的对应第二字线相邻的第二沟道区、以及第二字线的对应第二字线与第二沟道区之间的铁电层。
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公开(公告)号：CN111048459A
公开(公告)日：2020-04-21
申请号：CN201910709613.5
申请日：2019-08-01
Applicant: 三星电子株式会社
Inventor： 朴玄睦
IPC: H01L21/68
Abstract: 提供了一种对准晶片的方法、接合晶片的方法以及对准晶片的装置。在对准晶片的方法中，在具有第一对准键的第一晶片上布置具有第二对准键的第二晶片。通过穿过所述第二晶片形成对准孔，以暴露所述第二对准键和所述第一对准键。通过所述对准孔使所述第一对准键和所述第二对准键彼此对准，来将所述第一晶片和所述第二晶片彼此对准。因此，通过所述对准孔暴露的所述第一对准键和所述第二对准键可以被定位在同一条垂直线上，以使所述第一晶片与所述第二晶片精确对准。
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公开(公告)号：CN110970443A
公开(公告)日：2020-04-07
申请号：CN201910916046.0
申请日：2019-09-26
Applicant: 三星电子株式会社
IPC: H01L27/11548 , H01L27/11524 , H01L27/11556 , H01L27/11575 , H01L27/1157 , H01L27/11582
Abstract: 一种半导体器件包括：第一衬底结构，包括第一衬底、栅电极、单元接触插塞和第一接合垫，栅电极堆叠在第一衬底上，并且延伸不同的长度以提供接触区域，单元接触插塞在接触区域中连接到栅电极，第一接合垫分别设置在单元接触插塞上以电连接到单元接触插塞；以及第二衬底结构，在第一衬底结构上连接到第一衬底结构，并且包括第二衬底、设置在第二衬底上的电路元件和接合到第一接合垫的第二接合垫，其中，接触区域包括第一区域和第二区域，第一区域具有第一宽度，第二区域的至少一部分重叠第一接合垫，并且具有大于第一宽度的第二宽度，第二宽度大于第一接合垫的宽度。
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公开(公告)号：CN107799529A
公开(公告)日：2018-03-13
申请号：CN201710727478.8
申请日：2017-08-22
Applicant: 三星电子株式会社
IPC: H01L27/11563 , H01L27/11568 , H01L27/11573
CPC classification number: G11C11/4085 , G11C8/08 , G11C8/12 , G11C8/14 , G11C11/06042 , H01L21/8239 , H01L23/5286 , H01L27/11565 , H01L27/11573 , H01L27/11575 , H01L27/11582 , H01L27/11563 , H01L27/11568
Abstract: 一种半导体存储器件包括衬底、地选择线、字线、绝缘层、竖直通道部分和第一外围电路栅极图案。衬底包括单元阵列区域和外围电路区域。地选择线在单元阵列区域上。字线在地选择线上。绝缘层在地选择线与字线之间。竖直通道部分在与衬底的顶表面垂直的方向上穿过地选择线、字线和绝缘层。第一外围电路栅极图案在衬底的外围电路区域上。绝缘层从单元阵列区域延伸到外围电路区域上以覆盖第一外围电路栅极图案的顶表面。
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公开(公告)号：CN107039457A
公开(公告)日：2017-08-11
申请号：CN201710011121.X
申请日：2017-01-06
Applicant: 三星电子株式会社
IPC: H01L27/11578 , H01L27/11568 , H01L27/11573 , H01L27/11551 , H01L27/11521 , H01L27/11526
CPC classification number: H01L27/11578 , H01L27/11521 , H01L27/11526 , H01L27/11551 , H01L27/11568 , H01L27/11573
Abstract: 提供了三维(3D)半导体存储器件及其制造方法。3D半导体存储器件可以包括：基板，包括单元阵列区和连接区；下层叠结构，包括竖直地层叠在基板上的多个下电极，下层叠结构具有在连接区上在第一方向上延伸的第一阶梯结构以及在连接区上在基本上垂直于第一方向的第二方向上延伸的第二阶梯结构；以及多个中间层叠结构，竖直地层叠在下层叠结构上。每个中间层叠结构包括竖直地层叠的多个中间电极并且在连接区上具有在第二方向上延伸的第三阶梯结构。每个中间层叠结构暴露设置在其下面的中间层叠结构的第三阶梯结构。
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