公开(公告)号：CN111312720A

公开(公告)日：2020-06-19

申请号：CN201911198874.1

申请日：2019-11-29

Applicant: 三星电子株式会社

Inventor： 李炅奂 ,  金容锡 ,  林濬熙 ,  金森宏治

IPC: H01L27/11575 ,  H01L27/11582

Abstract: 本公开提供了垂直半导体器件。一种垂直半导体器件包括：导电图案结构，在第一方向上延伸；沟槽，在交叉第一方向的第二方向上的两个相邻的导电图案结构之间；存储层，设置在沟槽的侧壁上；第一绝缘层，设置在沟槽中并在第一方向上彼此间隔开；沟道图案，设置在存储层上且在沟槽中，并在第一方向上彼此间隔开；以及蚀刻停止层图案，设置在沟槽中。每个导电图案结构包括交替堆叠在基板的上表面上的导电图案和绝缘层。每个蚀刻停止层图案设置在对应的第一绝缘层和存储层中的阻挡电介质层之间。蚀刻停止层图案在第一方向上彼此间隔开。

公开(公告)号：CN109087930A

公开(公告)日：2018-12-25

申请号：CN201810600478.6

申请日：2018-06-12

Applicant: 三星电子株式会社

Inventor： 李吉镐 ,  高宽协 ,  林濬熙 ,  金泓秀 ,  田昌勳

IPC: H01L27/22 ,  H01L27/24 ,  H01L27/11582 ,  G11C7/18

Abstract: 本发明提供一种半导体器件。半导体器件包括第一存储器区段以及第二存储器区段。第一存储器区段设置在衬底上。第二存储器区段垂直堆叠在第一存储器区段上。第一存储器区段设置在衬底与第二存储器区段之间。第一存储器区段包括闪存单元结构，且第二存储器区段包括可变电阻存储单元结构。闪存单元结构包括：至少一个单元串，包括串联连接到彼此的多个第一存储单元；以及位线，位于衬底上且连接到至少一个单元串。位线在垂直方向上夹置在至少一个单元串与第二存储器区段之间且连接到第二存储器区段。

公开(公告)号：CN109003977A

公开(公告)日：2018-12-14

申请号：CN201810466873.X

申请日：2018-05-16

Applicant: 三星电子株式会社

Inventor： 李吉镐 ,  高宽协 ,  金泓秀 ,  林濬熙 ,  田昌勳

IPC: H01L27/115 ,  H01L27/24

CPC classification number: H01L27/228 ,  G11C5/025 ,  G11C11/1659 ,  H01L27/224 ,  H01L27/2436 ,  H01L27/2463 ,  H01L28/20 ,  H01L43/08

Abstract: 集成电路器件可包括：衬底，包括闪速存储器区及可变电阻存储器区；闪速存储器单元晶体管，包括与所述衬底的闪速存储器区交叠的单元栅极电极；可变电阻元件，与所述衬底的可变电阻存储器区交叠；以及选择晶体管，包括设置在所述衬底的可变电阻存储器区中的选择源极/漏极区。所述选择源极/漏极区可电连接到所述可变电阻元件。所述衬底可包括面对所述单元栅极电极及所述可变电阻元件的上表面，且所述衬底的上表面可从所述闪速存储器区连续地延伸到所述可变电阻存储器区。