公开(公告)号：KR100659502B1

公开(公告)日：2006-12-20

申请号：KR1020050010338

申请日：2005-02-04

Applicant: 삼성전자주식회사

Inventor： 김태성 ,  김규홍

IPC: G11C16/00

CPC classification number: G11C29/021 ,  G11C16/04 ,  G11C16/0425 ,  G11C29/028 ,  G11C29/789 ,  G11C29/82

Abstract: 플래쉬 메모리 장치의 퓨즈들을 플래쉬 셀로 구성한다. 플래쉬 셀 어레이는 다수의 플래쉬 메모리 셀들로 구성된다. 보호 회로는 플래쉬 셀 어레이와 비트 라인을 공유하며 플래쉬 셀들로 구성되어 플래쉬 셀 어레이와 외부 로직 회로간의 연결을 제어한다. 제 1 주변 회로는 비트 라인을 공유하며 플래쉬 셀들로 구성되어 결함 셀의 어드레스를 리던던시 셀의 어드레스로 변경시킨다. 제 2 주변 회로는 비트 라인을 공유하며 플래쉬 셀들로 구성되어 플래쉬 메모리 장치의 제조시의 기준값을 조정하기 위한 디시 레벨을 조정한다. 퓨즈 센스 증폭부는 비트 라인에 연결되어 비트 라인의 데이터를 읽어 출력한다. 퓨즈로 사용되는 보호 회로, 제 1 주변 회로 및 제 2 주변 회로를 플래쉬 셀들로 구현함으로써 테스트가 용이하고, 퓨즈 셀 어레이의 면적을 줄일 수 있으며, 공정을 단순화 할 수있다.
플래쉬 메모리 장치, 퓨즈

Abstract translation: 闪存设备的保险丝被配置为闪存单元。 闪存单元阵列由多个闪存单元组成。 保护电路与闪存单元阵列共享位线，并由闪存单元组成，以控制闪存单元阵列与外部逻辑电路之间的连接。 第一外围电路共享位线并由闪存单元组成，以将缺陷单元的地址改变为冗余单元的地址。 第二外围电路共享位线并且由闪存单元组成，并且在制造闪存器件时调整分贝的电平以调整参考值。 熔丝读出放大器连接到位线以读取和输出位线的数据。 通过在快速单元中实现用作熔断器的保护电路，第一外围电路和第二外围电路，测试很容易，可以减小熔丝单元阵列的面积，并且可以简化处理。

公开(公告)号：KR100572622B1

公开(公告)日：2006-04-24

申请号：KR1020040110009

申请日：2004-12-22

Applicant: 삼성전자주식회사

Inventor： 정종훈 ,  김규홍

IPC: G11C17/00

Abstract: 복수개의 원 타임 프로그래머블 셀을 구비한 복수개의 프로그래머블 유닛을 포함한 유닛 어레이, 어드레스 신호에 응답하여 유닛 어레이에 포함된 프로그래머블 유닛을 특정하는 유닛 선택 신호를 발생시키는 유닛 디코더 회로, 및 유닛 어레이로부터 입력받은 유닛 선택 신호에 의해 특정된 프로그래머블 유닛에 현재 기록된 데이터와, 외부로부터 입력받은 유닛 선택 신호에 의해 특정된 프로그래머블 유닛에 기록할 입력 데이터를 논리 조합하여, 프로그래머블 유닛에 포함된 원 타임 프로그래머블 셀들 중 기수 번째 원 타임 프로그래머블 셀들 중 하나를 프로그래밍하기 위한 기수 셀 프로그래밍 신호 또는 프로그래머블 유닛에 포함된 원 타임 프로그래머블 셀들 중 우수 번째 원 타임 프로그래머블 셀들 중 하나를 프로그래밍하기 위한 우수 셀 프로그래밍 신호를 유닛 어레이로 출력하는 셀 분배 회로를 포함하여 구성된 멀티 타임 프로그래머블 반도체 메모리 장치를 제공한다. 따라서, 원 타임 프로그래머블 셀을 이용하면서도 여러 번의 프로그래밍이 가능한 멀티 타임 프로그래머블 반도체 메모리 장치를 구성할 수 있다.

Abstract translation: 单位解码器，包括具有多个一次性可编程单元的多个可编程单元;单元解码器电路，用于响应于所述地址信号而产生单元选择信号，所述单元选择信号指定单元阵列中包括的可编程单元; 通过逻辑地组合当前记录在由选择信号指定的可编程单元中的数据和要被写入由从外部输入的单元选择信号指定的可编程单元中的输入数据的可编程单元中包括的时间可编程单元， 时间可编程单元用于编程一次性可编程单元中的一个，或者包括在可编程单元中的一次性可编程单元用于对一次性可编程单元中的一个进行编程。 以及用于将该logramming信号输出到单元阵列的单元分配电路。 因此，可以构建在使用一次性可编程单元的同时可以多次编程的多次可编程半导体存储器件。

公开(公告)号：KR100519793B1

公开(公告)日：2005-10-10

申请号：KR1020030000659

申请日：2003-01-06

Applicant: 삼성전자주식회사

Inventor： 이효상 ,  김규홍 ,  심성훈

IPC: G11C16/02

CPC classification number: G11C16/0425 ,  G11C16/10 ,  G11C16/30

Abstract: 본 발명은 플래쉬 메모리 장치 및 이 장치의 프로그램 방법을 공개한다. 이 장치는 n개 그룹들 각각이 i개의 비트 라인들로 이루어진 ni개의 비트 라인들 각각에 연결된 드레인과 2m개의 워드 라인들 각각에 연결된 게이트와 m개의 소스 라인들 각각에 연결된 소스를 가진 ni ×2m개의 메모리 셀들을 구비한 메모리 셀 어레이, 2m개의 워드 라인들 각각에 연결된 게이트와 m개의 소스 라인들 각각에 연결된 소스와 적어도 하나이상의 더미 비트 라인에 연결된 드레인을 가진 적어도 2m개의 트랜지스터들을 구비한 더미 어레이, 및 프로그램시에 k(k는 0부터 n까지의 정수)개의 입력 데이터에 응답하여 소스 라인으로부터 k개의 비트 라인들로 바이어스 전류가 흐를 때 소스 라인으로부터 적어도 하나의 더미 비트 라인으로 프로그램시에 nk개의 입력 데이터에 응답하여 소스 라인으로부터 nk개의 비트 라인들로 흐르는 바이어스 전류에 � �응하는 바이어스 전류를 흐르게 하기 위한 더미 프로그램 회로로 구성되어 있다. 따라서, 입력 데이터에 무관하게 소스 라인으로부터 비트 라인으로 흐르는 전류가 동일하도록 제어함으로써 소스 라인의 전압 강하가 동일하게 된다. 이에 따라, 프로그램되는 셀의 프로그램 전압이 동일하게 된다.

公开(公告)号：KR1020050017760A

公开(公告)日：2005-02-23

申请号：KR1020030055034

申请日：2003-08-08

Applicant: 삼성전자주식회사

Inventor： 이병재 ,  김규홍

IPC: G11C11/4091

CPC classification number: G11C7/065 ,  G11C11/4091

Abstract: PURPOSE: A memory device employing a bit line sense amplifier and a bit line sensing method are provided to reduce the chip size by eliminating the reference cells and having a bit line sense amplifier that has a sensing direction by a gate bias control. CONSTITUTION: A memory device employing a bit line sense amplifier comprises the first memory cells(210) connected to a bit line(BL); the second memory cells(220) connected to a complementary bit line(BLB); a bit line equalization circuit(240) for precharging the bit line(BL) and the complementary bit line(BLB) to power supply voltage level(VDD); a sensing enabling part(235) having an inverter consisting of a PMOS transistor(MP2) and a NMOS transistor(MN4) of which gates are connected to an inversion signal of a sense amplifier enabling signal(SAE), for generating an output in a ground voltage level(VSS) in response to the sense amplifier enabling signal(SAE); a bit line sense amplifier(230) consisting of the first and the second PMOS transistors(MP0, MP1) each connected to the bit line(BL) and the complementary bit line(BLB), the first and the second NMOS transistors(MN0, MN1) connected between the bit line(BL) and an output node(NA) of the sensing enabling part(235), and the third and the fourth NMOS transistors(MN2, MN3) connected between the complementary bit line(BLB) and the output node(NA). Wherein, the bit line sense amplifier(230) amplifies the voltage level of the bit line(BL) and the complementary bit line(BLB) by sensing the voltage difference between the voltage level of the first control signal(VTRUE) and the output node(NA), and the voltage difference between the voltage level of the second control signal(VCOMP) and the output node(NA), and the voltage level of the first control signal(VTRUE) is higher or lower than that of the second control signal(VCOMP) according to a selection of the first memory cell or the second memory cell.

Abstract translation: 目的：提供采用位线读出放大器和位线检测方法的存储器件，通过消除参考单元并具有通过栅极偏置控制具有检测方向的位线读出放大器来减小芯片尺寸。 构成：采用位线读出放大器的存储器件包括连接到位线（BL）的第一存储单元（210）。 连接到互补位线（BLB）的第二存储单元（220）; 用于将位线（BL）和互补位线（BLB）预充电到电源电压电平（VDD）的位线均衡电路（240）; 具有由PMOS晶体管（MP2）和NMOS晶体管（MN4）组成的反相器的感测使能部分（235），其栅极连接到读出放大器使能信号（SAE）的反相信号，用于在 响应于读出放大器使能信号（SAE）的接地电压电平（VSS）; 每个连接到位线（BL）和互补位线（BLB）的第一和第二PMOS晶体管（MP0，MP1）组成的位线读出放大器（230），第一和第二NMOS晶体管（MN0， MN1）连接在感测使能部分（235）的位线（BL）和输出节点（NA）之间，以及连接在互补位线（BLB）和第二NMOS晶体管 输出节点（NA）。 其中，位线读出放大器（230）通过感测第一控制信号（VTRUE）的电压电平和输出节点之间的电压差来放大位线（BL）和互补位线（BLB）的电压电平 （NA），并且第二控制信号（VCOMP）和输出节点（NA）的电压电平和第一控制信号（VTRUE）的电压电平之间的电压差高于或低于第二控制信号 信号（VCOMP），根据第一存储单元或第二存储单元的选择。

公开(公告)号：KR100468720B1

公开(公告)日：2005-01-29

申请号：KR1020020012562

申请日：2002-03-08

Applicant: 삼성전자주식회사

Inventor： 김규홍

IPC: G11C11/403

CPC classification number: G11C11/406

Abstract: Memory cells in a memory device are refreshed by selecting a first memory cell having a first refresh period to be refreshed. The first memory cell and a second memory cell having a second refresh period together are refreshed responsive to selecting the first memory cell to be refreshed. A circuit for controlling refreshing of memory cells in a memory devices includes an address register that stores the address of a first memory cell having a first refresh period. A comparison circuit compares an input address with the output of the address register and outputs a control signal indicative of a result of the comparison. An address buffer outputs addresses for refreshing the first memory cell and a second memory cell having a second refresh period together responsive to the control signal indicating a match between the input address and the address of the first memory cell.

Abstract translation: 通过选择具有要刷新的第一刷新周期的第一存储单元来刷新存储设备中的存储单元。 响应于选择要刷新的第一存储器单元，一起刷新具有第二刷新周期的第一存储器单元和第二存储器单元。 用于控制存储器件中的存储器单元的刷新的电路包括地址寄存器，该地址寄存器存储具有第一刷新周期的第一存储器单元的地址。 比较电路将输入地址与地址寄存器的输出进行比较，并输出表示比较结果的控制信号。 响应于指示输入地址与第一存储器单元的地址之间的匹配的控制信号，地址缓冲器一起输出用于刷新第一存储器单元的地址和具有第二刷新周期的第二存储器单元。

公开(公告)号：KR1020040013842A

公开(公告)日：2004-02-14

申请号：KR1020020046929

申请日：2002-08-08

Applicant: 삼성전자주식회사

Inventor： 김규홍

IPC: G11C5/14

CPC classification number: H02M3/073 ,  H02M2003/078

Abstract: PURPOSE: A high voltage generation circuit and its method are provided to increase a charge transportation efficiency by preventing the increase of a threshold voltage of a charge transportation transistor. CONSTITUTION: A boosting circuit precharges a boosting node during a precharge operation, and boosts the boosting node during a boosting operation. A control circuit precharges a control node during the precharge operation, and boosts the control node during the boosting operation. A charge transportation transistor performs a charge sharing operation between the boosting node and a high voltage generation port in response to a voltage of the control node. And a substrate voltage control circuit increases a substrate voltage of the charge transportation transistor according as a voltage of the high voltage generation port increases.

Abstract translation: 目的：提供一种高压发生电路及其方法，以通过防止电荷输送晶体管的阈值电压的增加来提高电荷输送效率。 构成：升压电路在预充电操作期间对升压节点进行预充电，并且在升压操作期间升压升压节点。 控制电路在预充电操作期间对控制节点进行预充电，并且在升压操作期间升压控制节点。 电荷输送晶体管响应于控制节点的电压，在升压节点和高电压产生端口之间执行电荷共享操作。 并且，基板电压控制电路根据高电压发生端口的电压增加而增加电荷输送用晶体管的基板电压。

公开(公告)号：KR1020040012365A

公开(公告)日：2004-02-11

申请号：KR1020020045913

申请日：2002-08-02

Applicant: 삼성전자주식회사

Inventor： 정현택 ,  김규홍

IPC: G11C11/34

CPC classification number: G11C5/025

Abstract: PURPOSE: A semiconductor memory device having an equal skew in the whole area of a memory core is provided, which operate normally when a margin of each signal used in the memory device is small. CONSTITUTION: The semiconductor memory device has a memory core(30), a data input circuit(40), a data output circuit(50), one or a plurality of data input/output lines, one or a plurality of row control signal lines, and one or a plurality of column control signal lines. The data input circuit and the data output circuit are located above and below the memory core respectively. The data input/output line is formed to the data output circuit via the memory core. The row control signal line and the column control signal line are formed to one side of the data input circuit and along one side of the memory core in parallel from one side of the data input circuit, and is toward another side of the memory core from one side of the memory core in the memory core.

Abstract translation: 目的：提供一种在存储器芯的整个区域中具有相等偏斜的半导体存储器件，当存储器件中使用的每个信号的余量小时，半导体存储器件正常工作。 构成：半导体存储器件具有存储器芯（30），数据输入电路（40），数据输出电路（50），一个或多个数据输入/输出线，一个或多个行控制信号线 ，以及一个或多个列控制信号线。 数据输入电路和数据输出电路分别位于存储器核心的上方和下方。 数据输入/输出线通过存储器核形成于数据输出电路。 行控制信号线和列控制信号线从数据输入电路的一侧并行地形成在数据输入电路的一侧并且沿着存储器芯的一侧并行地形成，并且朝向存储器芯的另一侧 内存核心的一侧在内存核心中。

公开(公告)号：KR1020030043410A

公开(公告)日：2003-06-02

申请号：KR1020010074573

申请日：2001-11-28

Applicant: 삼성전자주식회사

Inventor： 최영주 ,  김규홍

IPC: G11C7/00

Abstract: PURPOSE: A semiconductor memory device having a structure for minimizing coupling between global input/output lines is provided to minimize the coupling between GIO lines or the coupling between GIO-GIOB lines by arranging distributively LIO-GIO multiplexers and LIOB-GIOB multiplexers on a bit line sense amplifier region. CONSTITUTION: A plurality of bit line sense amplifier blocks are arranged to a column direction on an upper and a lower portion of plural cell array blocks in order to amplify data of a memory cell of a corresponding cell array block. A plurality of local input/output line couples are extended to a row direction of the bit line sense amplifier blocks. A plurality of global input/output line couples are connected with the local input/output line couples according to a predetermined control signal. A plurality of multiplexers are arranged at the bit line sense amplifier blocks in order to connect the local input/output line couples with the global input/output line couples. The multiplexers are formed with LIO-GIO multiplexers and LIOB-GIOB multiplexers.

Abstract translation: 目的：提供具有用于最小化全局输入/输出线之间的耦合的结构的半导体存储器件，以通过在一位上配置分布式LIO-GIO多路复用器和LIOB-GIOB复用器来最小化GIO线之间的耦合或GIO-GIOB线之间的耦合 线路感测放大器区域。 构成：为了放大对应的单元阵列块的存储单元的数据，在多个单元阵列块的上部和下部沿着列方向布置多个位线读出放大器块。 多个本地输入/输出线对被扩展到位线读出放大器块的行方向。 根据预定的控制信号，多个全局输入/输出线路耦合与本地输入/输出线路耦合。 多个复用器被布置在位线读出放大器块上，以便将本地输入/输出线耦合与全局输入/输出线对连接。 多路复用器由LIO-GIO多路复用器和LIOB-GIOB多路复用器形成。

公开(公告)号：KR1020020055873A

公开(公告)日：2002-07-10

申请号：KR1020000085120

申请日：2000-12-29

Applicant: 삼성전자주식회사

Inventor： 정현택 ,  김규홍

IPC: G11C7/06

Abstract: PURPOSE: A semiconductor memory device is provided to improve a sensing operation of a PMOS sense amplifier in a bit line sense amplifier under low internal supply voltage. CONSTITUTION: A plurality of memory cell is connected between a plurality of bit line couple and a plurality of word line couple. A plurality of PMOS sens amplifier(12-1') is connected between the plural bit line couples. The plural PMOS sense amplifiers(12-1') are used for amplifying voltage of a "high" level in response to voltage of a "low" level of the plural bit line couples when internal voltage is applied to a substrate in order to perform a bit line sensing operation. A plurality of NMOS sens amplifiers(12-2) are connected between the plural bit line couples. The plural NMOS sense amplifiers(12-2) are used for amplifying voltage of the "low" level in response to voltage of the "high" level of the plural bit line couples when ground voltage is applied to the substrate in order to perform a bit line sensing operation.

Abstract translation: 目的：提供半导体存储器件，以在低内部电源电压下改善位线读出放大器中的PMOS读出放大器的感测操作。 构成：多个存储单元连接在多个位线耦合和多个字线对之间。 在多个位线对之间连接有多个PMOS检测放大器（12-1'）。 多个PMOS读出放大器（12-1'）用于当内部电压施加到衬底上时，响应于多个位线耦合的“低”电平的电压来放大“高”电平的电压，以执行 位线感测操作。 多个NMOS控制放大器（12-2）连接在多个位线对之间。 多个NMOS读出放大器（12-2）用于在将地电压施加到衬底上时响应多个位线对的“高”电平的电压来放大“低”电平的电压，以执行 位线感测操作。

公开(公告)号：KR1020010045563A

公开(公告)日：2001-06-05

申请号：KR1019990048894

申请日：1999-11-05

Applicant: 삼성전자주식회사

Inventor： 김규홍

IPC: G11C29/00

CPC classification number: G11C29/808

Abstract: PURPOSE: A semiconductor device having a row redundancy skim is provided to improve redundancy efficiency. CONSTITUTION: The semiconductor device includes a plurality of sub-memory cell array blocks(21a,21b) and a unit. The sub-memory cell array blocks include a normal memory cell array block(21a1) and a redundant memory cell array block(21a2) and are selected in response to the activation of a block selecting signal corresponding to the blocks. The unit replaces part of defective word lines of a normal memory cell array block which is included into one of the sub-memory cell array blocks with redundant word lines of a redundant memory cell array block included into the one sub-memory cell array block and the rest of the defective word lines with a redundant word line of a redundant memory cell array block included into other sub-memory cell array block.

Abstract translation: 目的：提供具有行冗余度撇渣的半导体器件，以提高冗余效率。 构成：半导体器件包括多个子存储单元阵列块（21a，21b）和单元。 子存储单元阵列块包括正常存储单元阵列块（21a1）和冗余存储单元阵列块（21a2），并响应于对应于块的块选择信号的激活而被选择​​。 该单元用包括在一个子存储单元阵列块中的冗余存储单元阵列块的冗余字线将包含在一个子存储单元阵列块中的正常存储单元阵列块的一部分有缺陷的字线代替， 剩余的有缺陷的字线与冗余存储单元阵列块的冗余字线包括在其他子存储单元阵列块中。