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公开(公告)号：KR100510516B1
公开(公告)日：2005-08-26
申请号：KR1020030004578
申请日：2003-01-23
Applicant: 삼성전자주식회사
IPC: G11C11/40
CPC classification number: G11C7/1066 , G11C7/1051 , G11C7/22
Abstract: 이중데이터율(DDR) 동기식 반도체 장치의 데이터 스트로브 신호 발생회로가 개시된다. 본 발명에 따른 데이터 스트로브 신호 발생회로는 제1 및 제2 로직부와 데이터 스트로브 버퍼를 구비한다. 제1 로직부는 제1 클럭 신호에 응답하여, 풀업 제어 신호 및 풀다운 제어 신호를 발생하고, 제2 로직부는 제2 클럭 신호에 응답하여, 풀업 제어 신호 및 풀다운 제어 신호를 발생한다. 데이터 스트로브 버퍼는 제1 또는 제2 로직부로부터 출력되는 풀업 제어 신호 및 풀다운 제어 신호에 응답하여 반도체 장치의 외부로 출력될 데이터 스트로브 신호를 발생한다. 특히, 제1 로직부는 제1 클럭 신호의 첫 번째 펄스에 응답하여 데이터 스트로브 신호의 프리앰블을 만드는 풀업 제어 신호 및 풀다운 제어 신호를 발생하고, 제1 클럭 신호의 마지막 펄스에 응답하여 데이터 스트로브 신호를 하이-임피던스 상태로 만드는 풀업 제어 신호 및 풀다운 제어 신호를 발생한다.
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Patent Agency Ranking32.发明公开
公开(公告)号：KR1020050064897A
公开(公告)日：2005-06-29
申请号：KR1020030096509
申请日：2003-12-24
Applicant: 삼성전자주식회사
IPC: G11C7/10
Abstract: 종단회로의 저항 값에 따라 입력버퍼의 이득을 조절할 수 있는 반도체 메모리 장치가 개시되어 있다. 반도체 메모리 장치는 입출력 패드, 종단회로, 및 입력버퍼를 구비한다. 종단회로는 입출력 패드에 전기적으로 접속되고 제 1 제어신호에 응답하여 제 1 종단저항을 선택하고 제 2 제어신호에 응답하여 제 2 종단저항을 선택한다. 제 1 종단저항은 풀업 저항과 풀다운 저항이 병렬 연결된 구조이며, 제 2 종단저항은 풀업 저항과 풀다운 저항이 병렬 연결된 구조이다. 입력버퍼는 제 1 및 제 2 제어신호에 응답하여 입력신호의 이득을 조절하고 입력신호와 기준전압의 차이를 증폭한다. 따라서, 반도체 메모리 장치는 종단회로의 저항 값에 따라 입력버퍼의 이득을 조절할 수 있고, 종단회로의 동작에 의한 입력 신호의 왜곡을 보상할 수 있다.
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公开(公告)号：KR100425474B1
公开(公告)日：2004-03-30
申请号：KR1020010072590
申请日：2001-11-21
Applicant: 삼성전자주식회사
IPC: H03K19/0175
CPC classification number: H03K3/356139 , H03K3/356191 , H03K3/3562
Abstract: A data output method and data output circuit capable of increasing data output speed by reducing clock power while increasing sensing speed are provided. The data output method includes (a) precharging output terminals to a precharge voltage lower than a supply voltage; and (b) outputting differential output signals to the output terminals in response to differential input signals. In step (a) the output terminals are precharged in response to a clock signal having a first state, and in step (b) the differential signals are output to the output terminals in response to the clock signal having a second state. The voltage swing of the clock signal is set lower than the precharge voltage. The method further includes latching the differential output signals.
Abstract translation: 提供了一种数据输出方法和数据输出电路，其能够通过在增加感测速度的同时减小时钟功率来提高数据输出速度。 该数据输出方法包括：（a）将输出端预充电到低于电源电压的预充电电压; 和（b）响应差分输入信号将差分输出信号输出到输出端。 在步骤（a）中，输出端子响应于具有第一状态的时钟信号被预充电，并且在步骤（b）中，响应于具有第二状态的时钟信号，差分信号被输出到输出端子。 时钟信号的电压摆幅被设置为低于预充电电压。 该方法还包括锁存差分输出信号。
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公开(公告)号：KR1020030041660A
公开(公告)日：2003-05-27
申请号：KR1020010072590
申请日：2001-11-21
Applicant: 삼성전자주식회사
IPC: H03K19/0175
CPC classification number: H03K3/356139 , H03K3/356191 , H03K3/3562
Abstract: PURPOSE: A method and a circuit for outputting data by using a reduced precharge level are provided to increase a data output speed by reducing the clock power and increasing a sensing speed. CONSTITUTION: A reduced precharge level flipflop(300) has a master latch(310) and a slave latch(370). The master latch is used for precharging nodes according to a clock signal and converting a differential signal to a differential output signal. The master latch includes a pull-down circuit(320), a differential pair(330), a switching circuit(340), a sense amplifier circuit(350), and a precharge/equalizer circuit(360). The pull-down circuit includes an NMOS transistor(321). The differential pair includes NMOS transistors(331,333). The switching circuit is formed with an NMOS transistor(341). The sense amplifier circuit is formed with PMOS transistors(363,367) and NMOS transistors(351,353). The precharge/equalizer circuit is formed with PMOS transistors(361,365,369). The slave latch is formed with a plurality of inverters and a plurality of transistors.
Abstract translation: 目的：提供一种通过使用减小的预充电电平来输出数据的方法和电路，以通过降低时钟功率和增加感测速度来增加数据输出速度。 构成：减小的预充电电平触发器（300）具有主锁存器（310）和从锁存器（370）。 主锁存器用于根据时钟信号对节点进行预充电，并将差分信号转换为差分输出信号。 主锁存器包括下拉电路（320），差分对（330），开关电路（340），读出放大器电路（350）和预充电/均衡器电路（360）。 下拉电路包括NMOS晶体管（321）。 差分对包括NMOS晶体管（331,333）。 开关电路由NMOS晶体管（341）形成。 读出放大器电路由PMOS晶体管（363,367）和NMOS晶体管（351,353）形成。 预充电/均衡器电路由PMOS晶体管（361,365,369）形成。 从锁存器形成有多个反相器和多个晶体管。
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公开(公告)号：KR1020000040543A
公开(公告)日：2000-07-05
申请号：KR1019980056204
申请日：1998-12-18
Applicant: 삼성전자주식회사
IPC: H01L27/10
CPC classification number: G05F3/245
Abstract: PURPOSE: A bias circuit of a semiconductor integral circuit is provided to stably supply a constant bias current regardless the change of the operating voltage, the temperature and the processing steps. CONSTITUTION: A bias circuit has a first bias circuit(10) for increasing the current when the temperature is ascend. A second bias circuit(20) is provided to reduce the current when the temperature is ascend. A current combining circuit(30) is provided to reflect the current of the first bias circuit(10) in response to the signal of an output terminal of the first bias circuit(10). The combining circuit(30) reflects the current of the second bias circuit(20) in response to the signal of an output terminal of the second bias circuit(20). The combining circuit(30) generates a first bias current by combining the reflected current. A first pull down device(60) is provided to reduce the voltage level of the first bias circuit(10). A second pull down device(70) is provided to reduce the voltage level of the second bias circuit(20).
Abstract translation: 目的：提供半导体积分电路的偏置电路，以稳定地提供恒定的偏置电流，而不管工作电压，温度和处理步骤的变化。 构成：偏置电路具有用于在温度升高时增加电流的第一偏置电路（10）。 提供第二偏置电路（20）以在温度升高时降低电流。 提供电流组合电路（30）以响应于第一偏置电路（10）的输出端子的信号反映第一偏置电路（10）的电流。 组合电路（30）响应于第二偏置电路（20）的输出端子的信号反映第二偏置电路（20）的电流。 组合电路（30）通过组合反射电流产生第一偏置电流。 提供第一下拉装置（60）以降低第一偏置电路（10）的电压电平。 提供第二下拉装置（70）以降低第二偏置电路（20）的电压电平。
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公开(公告)号：KR1019990051370A
公开(公告)日：1999-07-05
申请号：KR1019970070687
申请日：1997-12-19
Applicant: 삼성전자주식회사
IPC: G11C29/00
Abstract: 전력 소모가 작은 메모리 장치의 결함구제 회로가 기재되어 있다. 이는, 스페어 노드와 연결된 다수개의 퓨즈와, 상기 퓨즈와 일 단자가 연결되고 다른 단자는 내부 노드와 연결되며 어드레스 신호에 의해 제어되는 스위칭 수단을 구비한 퓨즈 회로와, 상기 스페어 노드를 프리차지 시키기 위한 프리차지 수단과, 상기 스페어 노드와 내부 노드를 등전위로 만들어 스페어 노드의 충전과 방전을 제어하는 등화수단과, 상기 내부 노드를 접지시키는 접지 수단 및 상기 프리차지 수단에 의해 프리차지된 스페어 노드의 상태를 유지하도록 상기 스페어 노드에 연결된 래치 수단을 구비한다.
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