-
公开(公告)号：KR1019960035189A
公开(公告)日：1996-10-24
申请号：KR1019950005253
申请日：1995-03-14
Applicant: 삼성전자주식회사
Inventor： 허재호
IPC: G05B19/05
Abstract: 본 발명은 트레이 피이더(Tray Feeder)의 제어장치에 관한 것으로서, 직류전동기를 갖춘 트레버스부; 메거진 박스의 팔렛을 상하 이동시키는 상하 서어보 전동기; 상기 상하 서어보 전동기를 구동시키는 서어보 드라이버; 그리고 상기 트레버스부와 서어보 드라이버를 제어하는 프로그램용 논리제어기를 포함한 것을 그 특징으로 하여, 프로그램용 논리제어기를 효율적으로 운용할 수 있을 뿐만 아니라 제어장치의 제조비용을 절감할 수 있다.
-
-
-
-
公开(公告)号：KR100537876B1
公开(公告)日：2006-05-22
申请号：KR1019980030588
申请日：1998-07-29
Applicant: 삼성전자주식회사
Inventor： 허재호
IPC: G02F1/1345 , G02F1/133
Abstract: 본 발명에 따른 COG 방식의 액정 표시 장치용 패널은 공통 전극이 형성되어 있는 컬러 필터 기판과 박막 트랜지스터 기판이 마주하고 있으며, 표시 영역에는 다수의 게이트선과 다수의 데이터선이 가로 방향과 세로 방향으로 각각 형성되어 있다. 또한, 두 기판이 마주하는 기판의 가장자리에서 외부에 노출되어 있는 게이트선 및 데이터선의 끝 부분은 게이트선 및 데이터선과 연결되어 있는 버퍼 금속층과 절연막을 사이에 두고 중첩되어 있다. 이러한 구조에서는 게이트선 및 데이터선의 끝 부분과 버퍼 금속층은 모두 게이트선 및 데이터선과 연결되어 있으므로 이들 사이에는 등 전위 영역이 형성된다. 이때, 두 기판이 마주하는 가장자리에 수분이 침투하여 게이트선 및 데이터선이 공통 전극과 단락되어 부식이 진행되더라도 등 전위 영역에서는 부식의 원인이 되는 이온들의 이동이 진행되지 않으므로 버퍼 금속층과 중첩되어 있는 게이트선 및 데이터선의 끝 부분에서는 더 이상 부식이 진행되지 않는다. 이때, 등 전극 영역을 확장하기 위하여 버퍼 금속층과 이와 중첩되어 있는 배선의 끝 부분 사이에 규소층을 더 추가할 수도 있다.
-
Patent Agency Ranking
公开(公告)号：KR1020020018275A
公开(公告)日：2002-03-08
申请号：KR1020000051518
申请日：2000-09-01
Applicant: 삼성전자주식회사
IPC: G09G3/36
Abstract: PURPOSE: A liquid crystal display device is provided to control a contrast, a brightness and a gama property at the same time by controlling to output voltage alternatively through a controller. CONSTITUTION: A liquid crystal panel(300) is formed by liquid crystals injected between thin film transistor substrates arranged in a matrix form by a color substrate and a plurality of the thin film transistor shared with scan lines and column lines. A gate driving integrated circuit(500) is disposed on one side of the liquid crystal panel to turn on and off the scan lines in turn. A source driving integrated circuit(600) includes a shift register and digital to analog converter and an output buffer. A controller(200) applies a driving data and signal to the gate and source driving integrated circuits. A power supply(100) applies a certain voltage to the controller and the gate and source driving integrated circuits. An image quality controlling part applies signals for adjusting a contrast, a brightness and gamma properties to the controller. The source driving integrated circuit includes a contrast compensating part, a brightness correcting part and a gamma property correcting part to control an image quality by the signal from the controller.
Abstract translation: 目的：提供一种液晶显示装置，通过控制器交替地控制输出电压，同时控制对比度，亮度和gama特性。 构成：液晶面板（300）由注入在通过彩色衬底排列成矩阵形式的薄膜晶体管衬底之间的液晶和与扫描线和列线共享的多个薄膜晶体管形成。 门驱动集成电路（500）设置在液晶面板的一侧，依次打开和关闭扫描线。 源驱动集成电路（600）包括移位寄存器和数模转换器以及输出缓冲器。 控制器（200）将驱动数据和信号施加到栅极和源极驱动集成电路。 电源（100）向控制器和栅极和源极驱动集成电路施加一定电压。 图像质量控制部分将用于调节对比度，亮度和伽马特性的信号应用于控制器。 源极驱动集成电路包括对比度补偿部分，亮度校正部分和伽马属性校正部分，以通过来自控制器的信号来控制图像质量。
-
公开(公告)号：KR100269286B1
公开(公告)日：2000-10-16
申请号：KR1019960048136
申请日：1996-10-24
Applicant: 삼성전자주식회사
Inventor： 허재호
IPC: H01L29/786
Abstract: PURPOSE: A method for manufacturing a polycrystalline silicon thin film transistor is provided to vaporize nitride layer and an amorphous silicon layer repeatedly in a chamber to remove degeneration due to compressive and tensile stresses. CONSTITUTION: The method includes following steps. At the first step, the first silicon layer(20a) with the first thickness is formed on a glass substrate. At the second step, a buffer layer pattern(B) and a lower electrode of a storage capacitor are formed on the first silicon layer with the first thickness. At the third step, the second silicon layer(20') with the second thickness is formed on the front surface of the result including buffer layer pattern and the lower electrode. At the forth step, a solidification operation is performed on the result of the preceding steps. At the fifth step, the second silicon layer is patterned. At the last step, a gate insulator layer(30) is formed on the front surface of the result of the preceding steps and a gate electrode(40) is formed.
Abstract translation: 目的：提供一种用于制造多晶硅薄膜晶体管的方法，以在室中重复地蒸发氮化物层和非晶硅层，以消除由于压缩和拉伸应力引起的退化。 规定：该方法包括以下步骤。 在第一步骤中，在玻璃基板上形成具有第一厚度的第一硅层（20a）。 在第二步骤中，在具有第一厚度的第一硅层上形成缓冲层图案（B）和存储电容器的下电极。 在第三步骤中，具有第二厚度的第二硅层（20'）形成在包括缓冲层图案和下电极的结果的前表面上。 在第四步骤中，对上述步骤的结果执行凝固操作。 在第五步骤中，第二硅层被图案化。 在最后步骤中，在前面步骤的结果的前表面上形成栅极绝缘体层（30）并且形成栅电极（40）。
-
38.发明公开
公开(公告)号：KR1020000038147A
公开(公告)日：2000-07-05
申请号：KR1019980053037
申请日：1998-12-04
Applicant: 삼성전자주식회사
Inventor： 허재호
IPC: G02F1/133
Abstract: PURPOSE: A gate actuation circuit integrated liquid crystal display using a non-crystal silicon thin film transistor operation is provided to integrate low frequency gate integrated circuits using the unmodified non-crystal silicon thin film transistor operation. CONSTITUTION: A gate actuation circuit integrated liquid crystal display using a non-crystal silicon thin film transistor operation includes seven NMOS transistors(MN11-MN17). Input is applied to the gate and drain of the first NMOS transistor(MN11). The source of the first NMOS transistor is coupled to the gate of the second NMOS transistor(MN12). A first power source is applied to gate and drain of the third NMOS transistor. The junction of the second and third NMOS transistor is applied to gate and drain of the forth NMOS transistor. The source of the forth NMOS transistor is coupled to the source of the fifth NMOS transistor. The drain of the sixth NMOS transistor and the drain of the fifth NMOS transistor is coupled to the source of the seventh NMOS transistor.
Abstract translation: 目的：提供使用非晶硅薄膜晶体管操作的集成液晶显示器的门驱动电路，以使用未修改的非晶硅薄膜晶体管操作来集成低频栅集成电路。 构成：使用非晶硅薄膜晶体管操作的集成液晶显示器的门驱动电路包括七个NMOS晶体管（MN11-MN17）。 输入施加到第一NMOS晶体管（MN11）的栅极和漏极。 第一NMOS晶体管的源极耦合到第二NMOS晶体管（MN12）的栅极。 第一电源施加到第三NMOS晶体管的栅极和漏极。 第二和第三NMOS晶体管的结点被施加到第四NMOS晶体管的栅极和漏极。 第四NMOS晶体管的源极耦合到第五NMOS晶体管的源极。 第六NMOS晶体管的漏极和第五NMOS晶体管的漏极耦合到第七NMOS晶体管的源极。
-
公开(公告)号：KR1019990074688A
公开(公告)日：1999-10-05
申请号：KR1019980008464
申请日：1998-03-13
Applicant: 삼성전자주식회사
Inventor： 허재호
IPC: H01L21/66
Abstract: 사진 공정에서의 마스크 오정렬을 검사하기 위한 키에 있어서, 기판 위의 특정한 박막층 또는 감광제층의 각각 1회의 포토샷(photo shot)에 의하여 노광된 제1 구역과 제2 구역의 경계선을 중심으로 하여, 제1 구역에 구역 경계선에 대하여 90°도를 이루며 일정한 간격을 이루도록 제1 상하 오정렬 검사 눈금을 형성하고, 제2 구역에 제1 상하 오정렬 검사 눈금과 평행하고 제1 상하 오정렬 검사용 눈금보다 더 넓은 간격을 가지도록 제2 상하 오정렬 검사 눈금을 형성한다. 또한, 상하 오정렬 검사 눈금에 더하여, 구역 경계선을 중심으로 하여 제1 구역에 경계선에 대하여 45°를 이루며 일정한 간격을 이루는 제1 좌우 오정렬 검사 눈금과, 제2 구역에 제1 좌우 오정렬 검사 눈금과 평행하고 제1 상하 오정렬 검사 눈금보다 더 넓은 간격을 가지는 제2 좌우 오정렬 검사 눈금을 형성한다.
-
公开(公告)号：KR100175385B1
公开(公告)日：1999-02-18
申请号：KR1019950029151
申请日：1995-09-06
Applicant: 삼성전자주식회사
Inventor： 허재호
IPC: H01L29/786
Abstract: 본 발명은 다결정 규소 박막 트랜지스터의 제조 방법에 관한 것으로서, 더욱 상세하게는, 이중으로 도핑된 여역을 형성하여 누설 전류를 감소시킨 다결정 규소 박막 트랜지스터의 제조 방법에 관한 것이다. 기판 위에 다결정 규소를 증착하고 패터닝하여 활성층을 형성하고 활성층 위에 게이트 절연막을 형성하고 게이트 절연막 일부 위에 도전 물질로 게이트 전극을 형성하고 노출된 게이트 절연막이 아래에 있는 활성층의 하부에 제1 도전형의 불순물로 이온 주입하여 제1 도전형 이온층을 형성하고 활성층의 상부에 제2 도전형의 분순물로 이온 주입하여 제2 도전형 이온층을 형성하고 게이트 전극 측면과 산화막 일부를 감광막으로 코팅한 후 제2 도전형의 불순물을 고농도로 이온 주입하고 감광막을 제거하고 활성화를 통해 이중 LDD 구조 및 소스/드레인 영역을 형성한다. 따라서, 본 발명에 따른 다결정 규소 박막 트랜지스터는 이중으로 도핑된 LDD 구조를 형성하므로 게이트에 역 바이어스를 걸어줄 경우, LDD 영역의 P형 이온과 N형 이온이 결합된 영역에서 공핍층이 형성되고 역 바이어스 전압이 증가할수록 공핍층은 확대되고 N형이 도핑된 영역은 저항을 증가시키는 역할을하여 OFF 시 누설 전류를 감소시키고, ON 전류가 흐를 경우 게이트와 드레인 사이에 전압 차이가 거의 존재하지 않게 되므로 공핍층은 확대되지 않고 저항 증가 현상이 상대적으로 억제된다. 그러므로 ON-OFF 전류의 비를 증가시키는 효과가 있다.
-
-
-
-
-
-
-
-
-
Search Results
63
records
(took 0.022 seconds)
