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公开(公告)号：KR100151910B1
公开(公告)日：1998-11-02
申请号：KR1019950053998
申请日：1995-12-22
IPC: H04L12/24
Abstract: 본 발명은 시스템 자동 절체 회로에 관한 것으로서, 리셋 신호를 입력받아 반전시켜 출력하는 제1반전 수단(32); 타 보드의 실탈장 상태를 나타내는 신호를 입력받아 반전시켜 출력하는 제2반전 수단(33); 타 보드의 현재 동작 상태를 나타내는 신호를 입력받아 반전시켜 출력하는 제3반전 수단(34); 상기 제1반전 수단(32)의 출력에 의해 리셋되고, 현재 자신의 동작 상태 신호를 절체 동작시 발생되는 트리거 신호로 래치하여 출력하는 플립플롭(31); 상기 플립플롭(31)의 출력과 상기 제2반전 수단(33)의 출력을 입력받아 논리곱하여 출력하는 제1논리곱 연산 수단(35); 초기에 전송 서비스 보드를 결정하는 신호와 상기 제1반전 수단(32)의 출력을 입력받아 논리곱하여 출력하는 제2논리곱 연산 수단(36); 상기 제1논리곱 연산 수단(35)의 출력과 상기 제3반전 수단(34)의 출력을 입력받아 논리합하여 출력하는 제1논리합 연산 수단(37); 및 상기 제1논리합 연산 수단(37)의 출력과 상기 제2논리곱 연산 수단(36)의 출력을 입력받아 논리합하여 출력하는 제2논리합 연산 수단(38)을 구비하여 전송 시스템의 1+1 보드 절체 회로에 있어서 시스템의 초기 서비스 운영 조건을 만족하고, 제어신호중 타 보드의 동작 상태를 파악하기 위한 신호를 보드의 실장시 먼저 파악할 수 있어 보드의 실탈장시 실시간내에 보드의 자동 절체를 수행하여 전송선로를 복구하여 전송 신호의 에러를 유발시키지 않는 효과가 있다.
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公开(公告)号：KR100126847B1
公开(公告)日：1998-04-01
申请号：KR1019940035054
申请日：1994-12-19
IPC: H04L29/10
Abstract: A high-speed signal connector between modules makes the high-speed clock signal transmission be identical with a data inversion period. The high-speed signal connector includes: a clock divider(41) for generating a control clock and 2 division clocks by using PLL function; transmitting/receiving module connectors(42,43) for arranging a data and clock signal between modules, making a inversion period of a connected clock be identical with that of a data, and connecting a bus format data and a clock signal between the modules by using BTL signal level; a clock multiplier(44) for multiplying a division clock by using PLL function.
Abstract translation: 模块之间的高速信号连接器使得高速时钟信号传输与数据反转周期相同。 高速信号连接器包括：时钟分频器（41），用于通过使用PLL功能产生控制时钟和2个分频时钟; 发送/接收模块连接器（42,43），用于在模块之间布置数据和时钟信号，使连接的时钟的反转周期与数据的反相周期相同，并且通过以下方式连接总线格式数据和模块之间的时钟信号 使用BTL信号电平; 时钟乘法器（44），用于通过使用PLL功能来乘以分频时钟。
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公开(公告)号：KR1019970056287A
公开(公告)日：1997-07-31
申请号：KR1019950055913
申请日：1995-12-23
IPC: H04L7/00 , H04L12/26 , H04L12/801 , H04L12/70
Abstract: 본 발명은 AU급 신호 상호교차기를 구성하는데 있어서 동기식 신호 입출력부와 AU급 신호 상호교차부간에 AUG 신호 4개를 다중화한 77.76Mbps 데이타의 접속 관계를 접속수단간 동일하게 하므로서 AU급 신호 상호교차부에 접속되는 입출력신호의 종류에 관계없이 상호 교차를 용이하게 하고, 다중화된 AUG 신호를 형성하는 유니트들의 상호교체를 통해 혼용 운용을 가능하게 하여 융통성 있는 기능구성을 가질 수 있을 뿐만 아니라, 접속되는 신호를 병렬 처리하므로서 80MHz 미만의 속도로 안정된 분배장치를 제공할 수 있는 효과가 있다. 또한, 동기클럭원의 기준클럭을 시스템클럭 동기부에서 조정하므로서 지연소자 양을 줄일 수 있는 AU급 신호 상호교차기를 제공하고, 특히 동기식 STM-4/16 전송신호처리와 AU급 신호 상호교차 기능을 통합 수용하는 장치를 제공할 수 있는 효과가 있다.
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公开(公告)号：KR1019970002708B1
公开(公告)日：1997-03-08
申请号：KR1019930026892
申请日：1993-12-08
IPC: H04L12/801 , H04L12/707
Abstract: A virtual container signal conversion circuit where convert the VC12 signal to VC11 signal and use to the TU11 signal multiple type, because of generating continuously the timing that is appended to the fixed inserting signal and the VC11 signal referring to the V5 timing of the virtual container(VC11) signal.
Abstract translation: 虚拟容器信号转换电路，其中将VC12信号转换为VC11信号并用于TU11信号多种类型，因为参考虚拟容器的V5定时连续产生附加到固定插入信号和VC11信号的定时 （VC11）信号。
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Patent Agency Ranking
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公开(公告)号：KR1019950014167B1
公开(公告)日：1995-11-22
申请号：KR1019930029164
申请日：1993-12-22
IPC: G06F11/30
Abstract: a timing generating unit for generating a clock having a period by pulse width in a reference clock by inputting a reference clock signal; an abnormal state watching unit for generating a signal STAT-S to latch a normal signal, a signal to inform that an abnormal state exists, and a signal STAT-B to inform that there is no abnormal state by using a period clock signal generated from in the timing generating unit; and an interrupt generating unit for producing abnormal and normal interrupt by using an output signal of the state watching unit, and operating with a microcomputer.
Abstract translation: 定时产生单元，用于通过输入参考时钟信号产生具有参考时钟中的脉冲周期的时钟; 异常状态监视单元，用于产生用于锁存正常信号的信号STAT-S，用于通知存在异常状态的信号;以及信号STAT-B，通过使用从...生成的周期时钟信号来通知不存在异常状态 在定时发生单元中; 以及中断产生单元，用于通过使用状态监视单元的输出信号产生异常和正常中断，并且利用微型计算机进行操作。
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公开(公告)号：KR1019940017186A
公开(公告)日：1994-07-26
申请号：KR1019920026128
申请日：1992-12-29
IPC: H03K19/00
Abstract: 본 발명은 디지틀 동기 전송시스팀의 동기 다중화기에 적용되는 저속 다중 처리부중 DS1(1.54Mbps)신호를 VC(Virtual Cont-ainer)11에 사상하여 TU(Tributary Urit)11을 형성함에 있어 사용되는 버퍼 및 카운터들의 초기화를 위한 펄스생성기에 관한 것이다.
본 발명은 VC-11을 형성하기 위해 사용되는 시스템 클럭으로 부터 생성되는 8KHz 신호와 VC-11을 버퍼에서 읽어 나갈 한 펄스가 캡(gap)된 216K와 위상 비교를 하는 '버퍼 읽기/쓰기 위상 비교부''버퍼 쓰기용 208K신호 생성부','버퍼 읽기/쓰기 위상조절부','8K 펄스 생성부'와 '초기와 펄스 생성부'로 구성되어 있다.-
公开(公告)号：KR1019930009288A
公开(公告)日：1993-05-22
申请号：KR1019910019362
申请日：1991-10-31
IPC: H04L7/00
Abstract: 본 발명은 동기식 다중장치에 있어서, 동기 신호 전달을 위해 비동기 계위에서의 1.544Mbps 신호를 동기식 패이로드(Payload)에 사상(Mapping)하는 동기식 컨테이너(VC11)로의 사상기에 관한 것으로, 비동기 1.544Mbps 종속신호를 가상 컨테이너 개념에 따라 사상하여 동기식 컨테이너(VC11) 신호를 형성하므로써, CCITT 표준 동기식 다중장치의 동기식 계위 및 다중 구조에 적합하도록 하기 위한 것이다. 따라서 본 발명은 스터핑 처리하는 스터핑 제어수단(1), S1 스터핑 제어신호를 형성하는 스터핑 클럭 발생수단(2), VC11 멀티프레임을 형성하는 VC11 멀티프레임 형성수단(3), VC11멀티프레임 클럭 발생수단(4), MPU(Micro Processing Unit) 인터페이스 수단(6), 및 TU11 송신수단(5)으로 구성되는 것을 특징으로 한다.
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