公开(公告)号：KR1020050006783A

公开(公告)日：2005-01-17

申请号：KR1020030046739

申请日：2003-07-10

Applicant: 한국전자통신연구원

Inventor： 나용욱 ,  최은창 ,  최지연 ,  이범철

IPC: H04Q3/06

Abstract: PURPOSE: An extensible universal switch fabric device is provided to facilitate increasing of capacity by adding the same switch fabric module. CONSTITUTION: Queuing engine units(331-33n,341-34n) are CSIX(Common Switch Interface)-interfaced with network processors(311-31n,321-32n) mounted on line cards(351-35n,361-36n), are formed as respective modules physically independent from the line cards(351-35n), forward traffic transmitted from the network processors(311-31n,321-32n) to switching units(310,320), and transmit traffic outputted from the switching units(310,320) to the network processors(311-31n,321,32n). The switching units(310,320) switch traffic received by their input ports to each corresponding output port thereof. Back planes(371,372) provide interface between the queuing engine units(331-33n,341-34n) and the switching units(310,320).

Abstract translation: 目的：提供可扩展通用交换矩阵设备，以通过添加相同的交换矩阵模块来增加容量。 构成：排队引擎单元（331-33n，341-34n）是与安装在线路卡（351-35n，361-36n）上的网络处理器（311-31n，321-32n）相连接的CSIX（公共交换机接口） 形成为与线路卡（351-35n）物理上独立的各个模块，从网络处理器（311-31n，321-32n）发送到交换单元（310,320）的前向业务，以及从交换单元（310,320）输出的业务， 到网络处理器（311-31n，321,32n）。 切换单元（310,320）将由其输入端口接收的业务切换到其每个对应的输出端口。 后平面（371,372）提供排队发动机单元（331-33n，341-34n）和切换单元（310,320）之间的接口。

公开(公告)号：KR1020030080502A

公开(公告)日：2003-10-17

申请号：KR1020020019167

申请日：2002-04-09

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 정태식 ,  이범철 ,  최은창 ,  박권철

IPC: H04L7/00

Abstract: PURPOSE: A multi link data recovery and retiming apparatus using a multi phase clock is provided, which enables a stable operation by assuring a constant timing margin. CONSTITUTION: A phase comparison unit(100) outputs N phase comparison result signals by receiving input data(Din) and N multiple phase clock signals synchronized to the input data. A delay compensation unit(200) receives the input data and the multiple phase clock signals, and outputs data arranged to the multiple phase clock signals by retiming the input data. And a buffering buffer unit(300) recovers the input data by assembling the retimed data to a reference bit clock signal optimally by receiving the multiple phase clock signals and the phase comparison result signals and the data arranged to the multiple phase clock signals and the reference bit clock signal.

Abstract translation: 目的：提供使用多相时钟的多链路数据恢复和重新定时装置，通过确保恒定的时间裕度来实现稳定的操作。 构成：相位比较单元（100）通过接收与输入数据同步的输入数据（Din）和N个多相位时钟信号来输出N相比较结果信号。 延迟补偿单元（200）接收输入数据和多相位时钟信号，并通过重新定时输入数据来输出配置到多相时钟信号的数据。 并且缓冲缓冲单元（300）通过接收多相时钟信号和相位比较结果信号以及布置到多相时钟信号和参考的数据来最优地组合重定时数据到参考位时钟信号来恢复输入数据 位时钟信号。

公开(公告)号：KR1020010009727A

公开(公告)日：2001-02-05

申请号：KR1019990028262

申请日：1999-07-13

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 최은창 ,  이범철 ,  정태식 ,  최우영

IPC: H03B5/14

Abstract: PURPOSE: A two-stage ring voltage controlling oscillator by using a couple of variable delay elements is provided to carry out the function as a voltage controlling oscillator even if accuracy, security and reappearance in the manufacturing progress aren't outstanding. CONSTITUTION: A two-stage ring voltage controlling oscillator by using a couple of variable delay elements includes the first analog mixer(321), the fist variable delay element portion(33), the first, M-delay or reversing element(323), the second, M-delay or reversing element(322), the second analog mixer(331), the second variable delay element portion(33), the second M-delay or reversing element(333) and the second, first delay or reversing element(332). In the first analog mixer(321) of the fist variable delay element portion(33) inputs the output of the first, M-delay or reversing element(323) and output of the second, M-delay or reversing element(322) and mixes them with analog and outputs them with the input of the first, first delay or reversing element(322). The first, first delay or reversing element(322) and the first, M-delay or reversing element(323) generate the delayed or reversed signal with adding the amplitude of the input signal. The second analog mixer(331) of the second variable delay element portion(33) inputs the output of the second M-delay or reversing element(333) and output of the second, M-delay or reversing element(332) and mixes them with analog and outputs them with the input of the second, first delay or reversing element(332). The second, first delay or reversing element(322) and the second, M-delay or reversing element(333) generate the delayed or reversed signal with adding the amplitude of the input signal.

Abstract translation: 目的：提供使用两个可变延迟元件的两级环形电压控制振荡器，即使在制造进度中的准确性，安全性和再现性不突出的情况下也能够实现作为电压控制振荡器的功能。 构成：通过使用一对可变延迟元件的两级环形电压控制振荡器包括第一模拟混频器（321），第一可变延迟元件部分（33），第一M延迟或反向元件（323）， 第二M延迟或反转元件（322），第二模拟混频器（331），第二可变延迟元件部分（33），第二M延迟或反转元件（333）和第二延迟或反转元件 元件（332）。 在第一可变延迟元件部分（33）的第一模拟混合器（321）中，输入第一M延迟或反向元件（323）的输出和第二M延迟或反向元件（322）的输出和 将它们与模拟混合并输出它们与第一，第一延迟或反向元件（322）的输入。 第一，第一延迟或反向元件（322）和第一M延迟或反向元件（323）通过增加输入信号的幅度产生延迟或反转的信号。 第二可变延迟元件部分（33）的第二模拟混合器（331）输入第二M延迟或反向元件（333）的输出和第二M延迟或反向元件（332）的输出并将它们混合 并具有第二，第一延迟或反向元件（332）的输入。 第二，第一延迟或反向元件（322）和第二M延迟或反向元件（333）通过增加输入信号的幅度产生延迟或反转的信号。

公开(公告)号：KR1020000002945A

公开(公告)日：2000-01-15

申请号：KR1019980023949

申请日：1998-06-24

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 최은창 ,  김태원 ,  박권철

IPC: H04L1/22

CPC classification number: H04L43/0823 ,  H04L1/22

Abstract: PURPOSE: A 1+1 repeating equipment is provided to improve the maintenance and the reliability of a system by executing a 1+1 repeating function only when a consecutive error and break down are detected. CONSTITUTION: The 1+1 repeating equipment at a serial link contact comprises: an applicative block device(110) having a parallel data generation unit; a first transmitting and receiving device(120) for detecting the break down of the applicative block device or the connecting line of the applicative block device and the transmitting and receiving device, coating and a parallel and a serial changing, and generating a serial data.

Abstract translation: 目的：提供1 + 1重复设备，通过仅在检测到连续错误和故障时执行1 + 1重复功能来提高系统的维护和可靠性。 构成：串行链路触点的1 + 1重复设备包括：具有并行数据生成单元的应用块设备（110）; 第一发送和接收装置（120），用于检测应用块装置或应用块装置的连接线以及发送和接收装置的分解，涂层以及并行和串行变化，并生成串行数据。

公开(公告)号：KR100136523B1

公开(公告)日：1999-05-15

申请号：KR1019940034028

申请日：1994-12-13

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 임성렬 ,  최은창 ,  정희영 ,  박권철

IPC: G06F13/00

Abstract: 본 발명은 데이터의 이상 유무를 검증하기 위한 루우프백 시험 기능을 가지는 데이터 링크 정합 장치에 관한 것으로, 데이터 링크의 오동작 시에 정합 장치의 운용을 중지하지 않고, 마이크로 프로세서의 루우프백 명령 및 루우프백 시험할 링크 지정 데이터를 받아 루우프백을 시험하는 데이터 링크 정합장치를 제공하기 위하여, 병렬 셀데이타와 원천 데이터를 상호 변환하는 셀 동기 수단(21); 병렬 셀데이타를 직렬로 변환하는 비트동기 송신 수단(22); 직렬 데이터를 차동 레벨로 변환하는 차동 신호 전송 수단(24); 외부로 출력되는 데이터와 외부 데이터중 하나를 선택하는 데이터 선택 수단(25); 직렬 데이터를 병렬 변환하는 비트 동기 수신 수단(23); 데이터를 래치하는 래치 수단(26); 루우프백 인에이블 신호를 발생하는 루우프백 제어 신호 발생 수단(27)을 구비하여 데이터 링크 운용의 효율성의 향상 및 시스템의 신뢰도를 향상시키는 효과가 있다.

公开(公告)号：KR1019970031294A

公开(公告)日：1997-06-26

申请号：KR1019950039428

申请日：1995-11-02

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 이범철 ,  김재영 ,  최은창 ,  박권철

IPC: H03K3/35

Abstract: 본 발명은 논리회로를 사용하여 집적회로로 구성된 VCO의 주기를 반주기만 제어하여 VCO의 이득을 작게한 링 전압 제어 발진기를 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 혼합 및 반전 수단(25)과, 논리회로 수단(26)과, 지연 및 반전 수단(22)과, 제 1지연수단(21)과, 제 2 지연수단(23)과, 제 3 지연수단(24)을 구비하여, 발진 주기를 구성하는 논리레벨 High의 펄스 폭과 논리레벨 Low의 폭 중에 논리레벨 High 또는 논리레벨 Low의 펄스 폭만을 제어함으로써 VCO 이득을 종래의 것보다 반으로 줄일 수 있고, VCO 구성 수단에 간단한 조합 논리회로를 사용함으로써 VCO를 논리적으로 제어할 수 있다.

公开(公告)号：KR1019970008806B1

公开(公告)日：1997-05-29

申请号：KR1019940035048

申请日：1994-12-19

Applicant: 주식회사 케이티 ,  한국전자통신연구원

Inventor： 최은창 ,  이범철 ,  박권철

IPC: H03L7/00

Abstract: A frequency synchronization and clock selection apparatus performs a role of a frequency synchronization apparatus, and performs a function of a clock selector. The apparatus includes: a plurality of comparison means(21,22) for comparing a period; a plurality of frequency comparison gain limiter(23) for setting an output period according to a period of a latch clock pulse; frequency synchronization state output means(25,26) for displaying a synchronization state; a first divider(27) for dividing a clock; a second divider(28) for dividing a clock; a frequency comparison output control means(29,210) for generating a current gain control signal; a reference frequency synchronization monitoring means(211) for monitoring a synchronization of a system; a reference frequency synchronous state output means(212) for indicating a synchronous state; frequency state comparators(213,214) for generating a difference of the output pulse number; a frequency selection control means(215) for controlling a frequency synchronization; a frequency selection monitoring means(216,217) for selecting a reference clock pulse having a proper synchronization; a LPF and integrator(218); and a voltage-controlled oscillator(219).

Abstract translation: 频率同步和时钟选择装置执行频率同步装置的作用，并执行时钟选择器的功能。 该装置包括：多个比较装置（21,22），用于比较一个周期; 多个频率比较增益限制器（23），用于根据锁存时钟脉冲的周期设置输出周期; 用于显示同步状态的频率同步状态输出装置（25,26）; 用于分割时钟的第一分频器（27） 用于分配时钟的第二分频器（28）; 用于产生电流增益控制信号的频率比较输出控制装置（29,210）; 用于监视系统的同步的参考频率同步监视装置（211）; 用于指示同步状态的参考频率同步状态输出装置（212）; 频率状态比较器（213,214），用于产生输出脉冲数的差; 用于控制频率同步的频率选择控制装置（215）; 用于选择具有适当同步的参考时钟脉冲的频率选择监视装置（216,217）; LPF和积分器（218）; 和压控振荡器（219）。

公开(公告)号：KR1019950033876A

公开(公告)日：1995-12-26

申请号：KR1019940010963

申请日：1994-05-20

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 최은창 ,  이범철 ,  박권철

IPC: H04J99/00

Abstract: 본 발명은 고속의 비트 속도를 가진 데이타를 비트 동기 회로를 이용하여 n : 1로 안정되게 다중화 시키는 다중화 장치에 관한 것으로, 바이트 클럭과 비트 클럭이 서로 독립적으로 입력되어 각각의 지터에 의한 다중화의 어려움을 해결하기 위한 목적으로 바이트 클럭 펄스 천이와 전압 제어 발진기(VCO)의 비트 클럭 펄스의 하강천이와의 위상관계를 비교하여 전압 제어 발진기의 비트 클럭 펄스의 하강천이가 입력되는 바이트 클럭천이 보다 앞에서 발생하는지 또는 뒤에서 발생하는지를 구분하여그 결과를 출력하고, 상기 전압 제어 발진기의비트 클럭으로 상기 바이트 클럭을 리타이밍하여 리타이밍된 바이트 클럭을 출력하는 위상 비교 수단과, 상기 위상비교 수단과 연결되어 상기 위상 비교 수단의 출력을 저역 여파 또는 및 적분하여 직류성분을 함하는 저역 주파수 성분만을 전압으로 출력하는 저역여파 또는 적분수단과, 상기 저역 여파 및 적분 수단에 연결되어 상기 저역 여파 및 적분수단의 출력 전압에 따라 위상 및 주파수 변경되는 비트클럭 펄스를 구동하여 상기 위상 비교 수단으로 입력하는 전압 제어 발진 수단과, 상기 위상 비교 수단과 연결되어 n개의 입력병렬 데이타를 상기 위상 비교 수단의 출력인 리타이밍된 바이트 클럭의 상승천이로 입력 병렬 데이타를 리타이밍하여 리타이밍된 입력 병렬 데이타를 출력하는 리타이밍 수단과, 상기 위상 비교 수단과 연결되고 상기 전압 제어 발진 수단과 연결되어 상기 위상 비교 수단의 출력인 리타이밍된 바이트 클러과 상기 전압 제어 발진 수단의 출력인 비트 클럭을 이용하여 상기 리타이밍된 바이트 클럭으로 리타이밍된 입력 병렬 데 타를 발생시켜 상기 리타이밍된 입력 병렬 데이타의 눈 모양을 상기 비트 클럭으로 n번 나눌때(n : 1 다중화의 경우)상기 비트 클럭의 n번째 상승천이로입력 병렬 데이타를 출력 직렬 데이타로 변환된는 시점을 제공하는 로드 펄스를 발생시키는 병렬 로드 펄스 발생 수단과, 상기 병렬 로드 펄스 발생 수단, 상기 전압 제어 발진 수단, 상기 리타이밍 수단에 각각 연결되어 상기 병렬 로드 펄스 발생 수단의 출력인 로드 펄스를 발생시키는 상기 전압 제어발진 수단의 출력인 비트 클럭의 상승천이의 다음 비트 클럭의 상승 천이부터 상기 리타이밍 수단의 출력인 리타이밍된 입력 병렬 데이타를 출력 직력 데이타로 변환시키는 병렬/직렬 변환 수단으로 구성된 것을 특징으로 하는 다중화장치로 상기와 같은 비트 동기회로를 이용하여 바이트 클럭과 비트 클럭의 일정한 관계를 유지시키고, 상기 두 클럭의 종속적인 관계에 의해서 리타이밍된 입력 병렬 데이타와 로드 펄스를 안정되게 발생시켜서 다중화를 수행하므로 고속의 비트 속도를 가진 데이타에 대해서도 안정되게 다중화할 수 있는 특유의 효과가 있다.

公开(公告)号：KR102007011B1

公开(公告)日：2019-08-02

申请号：KR1020160127809

申请日：2016-10-04

Applicant: 한국전자통신연구원

Inventor： 배태욱 ,  권기구 ,  김규형 ,  이수인 ,  최은창

IPC: A61B5/0472 ,  A61B5/0456 ,  A61B5/00 ,  A61B5/04

公开(公告)号：KR101908287B1

公开(公告)日：2018-10-15

申请号：KR1020160082522

申请日：2016-06-30

Applicant: 한국전자통신연구원

Inventor： 양소영 ,  김규형 ,  이상범 ,  이수인 ,  최은창

IPC: A61L27/56 ,  A61L27/12 ,  A61L27/50

CPC classification number: A61L27/12 ,  A61L27/20 ,  A61L27/50 ,  A61L27/502 ,  A61L27/56 ,  A61L2430/02 ,  B33Y10/00 ,  B33Y70/00 ,  B33Y80/00 ,  C04B35/447 ,  C04B35/632 ,  C04B35/63408 ,  C04B35/63488 ,  C04B35/636 ,  C04B35/6365 ,  C04B35/638 ,  C04B35/64 ,  C04B2235/3212 ,  C04B2235/447 ,  C04B2235/5436 ,  C04B2235/6021 ,  C04B2235/6026 ,  C04B2235/606 ,  C04B2235/6562 ,  C04B2235/6567 ,  C04B2235/96

Abstract: 본발명에따른다공성골 이식재의제조방법은인산칼슘계세라믹스를포함하는세라믹페이스트를제조하는단계; 3차원쾌속조형법에기초하여상기세라믹페이스트를성형한성형체를제조하는단계; 상기성형체를건조시키는단계; 및상기건조된성형체를소결시키는단계를포함한다.