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公开(公告)号：KR100392817B1
公开(公告)日：2003-07-28
申请号：KR1020010047498
申请日：2001-08-07
IPC: H04L12/44
Abstract: PURPOSE: A parallel demultiplexing system for mass switching and a method therefor are provided to perform a high-speed mass communication by connecting cells as a tree structure, distributing each cell to a sub-path in parallel using a tree traversal method, inserting a link for indicating a sub-path of a next cell into a header of the cell, transmitting the cell through a plurality of sub-paths, and reassembling the cell in parallel. CONSTITUTION: A parallel cell distributing unit(210) segments inputted data into a plurality of cells, connects a plurality of cells as an M-way tree in which a leader cell is root, and distributes each cell to sub-paths in parallel using a certain tree traversal method. The parallel cell distributing unit(210) inserts a link for indicating a sub-path of a next transmission cell into a header of the cell, and transmits each cell to the sub-path. A parallel cell assembly unit(220) stores the cell transmitted from each sub-path in a cell queue according to sub-paths, analyzes the link inserted into the header of each cell, reassembles the cell in parallel according to the analyzed result, and transmits the reassembled cell.
Abstract translation: 目的：提供了一种用于批量切换的并行解复用系统及其方法，用于通过将单元连接为树结构来执行高速大量通信，使用树遍历方法将每个单元并行分配到子路径，插入链路 用于将下一个小区的子路径指示到小区的报头中，通过多个子路径发送该小区，并且并行地重组该小区。 组成：并行信元分配单元（210）将输入的数据分割成多个信元，将多个信元作为以引导信元为根的M路树连接，并将每个信元并行地分配给子路径，使用 某种树遍历方法。 并行信元分配单元（210）将用于指示下一个传输信元的子信道的链路插入信元的信头中，并且将每个信元传送到子信道。 并行信元组装单元（220）根据子路径将从每个子路径发送的信元存储在信元队列中，分析插入到每个信元的信头中的链路，根据分析结果并行地重组该信元，以及 传输重组的小区。
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公开(公告)号：KR1020030013158A
公开(公告)日：2003-02-14
申请号：KR1020010047498
申请日：2001-08-07
IPC: H04L12/44
Abstract: PURPOSE: A parallel demultiplexing system for mass switching and a method therefor are provided to perform a high-speed mass communication by connecting cells as a tree structure, distributing each cell to a sub-path in parallel using a tree traversal method, inserting a link for indicating a sub-path of a next cell into a header of the cell, transmitting the cell through a plurality of sub-paths, and reassembling the cell in parallel. CONSTITUTION: A parallel cell distributing unit(210) segments inputted data into a plurality of cells, connects a plurality of cells as an M-way tree in which a leader cell is root, and distributes each cell to sub-paths in parallel using a certain tree traversal method. The parallel cell distributing unit(210) inserts a link for indicating a sub-path of a next transmission cell into a header of the cell, and transmits each cell to the sub-path. A parallel cell assembly unit(220) stores the cell transmitted from each sub-path in a cell queue according to sub-paths, analyzes the link inserted into the header of each cell, reassembles the cell in parallel according to the analyzed result, and transmits the reassembled cell.
Abstract translation: 目的：提供用于质量切换的并行解复用系统及其方法，用于通过将小区连接为树结构来执行高速大规模通信，使用树遍历方法将每个小区并行地分配到子路径，插入链路 用于将下一个小区的子路径指示到小区的头部，通过多个子路径发送小区，并且并行重新组合小区。 构成：并行单元分配单元（210）将输入的数据分割成多个单元，将多个单元作为前导单元为根的M方向树连接，并且将每个单元并行地分配给子路径 某些树遍历方法。 并行单元分配单元（210）将用于指示下一个传输小区的子路径的链路插入到小区的首部，并将每个小区发送到子路径。 并行单元组合单元（220）根据子路径将从每个子路径发送的小区存储在小区队列中，分析插入每个小区的报头中的链路，根据分析结果并行重新组合小区，以及 传输重新组装的单元。
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公开(公告)号：KR100369330B1
公开(公告)日：2003-01-24
申请号：KR1020000082267
申请日：2000-12-26
IPC: H03K5/00
Abstract: PURPOSE: A driving apparatus for stabilizing a synchronization circuit is provided, which enables to operate the synchronization circuit in a stable condition without any loss of a prior operation and state information in a system. CONSTITUTION: A power on reset part(1) generates a power on reset signal according to power on. A synchronous reference clock error judgement part(2) generates a synchronous reference clock error signal by judging an error of the synchronous reference clock after receiving the synchronous reference clock from the external and a measurement comparison clock. A frequency shift detection part(3) detects a frequency shift between the synchronous reference clock and a synchronization circuit output clock. A counter driving signal generation part(4) generates a counter driving signal by checking whether the frequency shift value is within a synchronization range of the synchronization circuit. A phase difference transition detection part(5) detects a phase difference of the synchronization circuit output clock as to the synchronous reference clock phase, and outputs a phase difference transition pulse whenever the phase difference is reversed. A synchronous state judgement part(7) judges a synchronous state according to the number of phase difference transitions, and generates a synchronous error signal using the measurement comparison clock from the external. An initialization driving signal generation part(8) generates a synchronization circuit initialization driving signal according to the power on reset signal and the synchronous reference clock error signal and the synchronous error signal. And a reset part(9) resets the synchronous reference clock error judgement part and the phase difference transition counter part and the synchronous state judgement part, by generating a reset signal according to the initialization driving signal.
Abstract translation: 目的：提供一种用于稳定同步电路的驱动装置，其能够在稳定状态下操作同步电路，而不会丢失系统中的先前操作和状态信息。 构成：通电复位部分（1）根据通电产生通电复位信号。 同步参考时钟误差判断部分（2）通过在从外部接收到同步参考时钟之后判断同步参考时钟的误差以及测量比较时钟来产生同步参考时钟误差信号。 频移检测部分（3）检测同步参考时钟和同步电路输出时钟之间的频移。 计数器驱动信号生成部（4）通过检查频移值是否在同步电路的同步范围内来生成计数器驱动信号。 相位差转变检测部分（5）检测关于同步基准时钟相位的同步电路输出时钟的相位差，并且每当相位差反转时输出相位差转变脉冲。 同步状态判断部分（7）根据相位差转换的次数判断同步状态，并使用来自外部的测量比较时钟产生同步误差信号。 初始化驱动信号生成部分（8）根据通电复位信号和同步参考时钟误差信号以及同步误差信号生成同步电路初始化驱动信号。 并且复位部分（9）通过根据初始化驱动信号产生复位信号来复位同步参考时钟误差判断部分和相位差转换计数器部分和同步状态判断部分。
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公开(公告)号：KR100363890B1
公开(公告)日：2002-12-11
申请号：KR1019990044590
申请日：1999-10-14
IPC: H04L12/56
CPC classification number: H04L49/153 , H04L12/5601 , H04L47/50 , H04L47/6225 , H04L49/254 , H04L49/255 , H04L49/30 , H04L49/3081 , H04L2012/5679 , H04L2012/5683
Abstract: 본발명은대용량의스위칭동작을위해다수의스위칭플랜(switching plane)을사용하는입출력버퍼형스위치(input and output buffered switch)의다중선택형 2차원라운드로빈스케줄링방법에관한것이다. 이러한다중선택형 2차원라운드로빈스케줄링방법은, 각입력버퍼모듈의전송요청신호의유무를감지하여 m×m 전송요청행렬(r(i,j), i,j=1,...,m)을구성하는제 1 단계와; 검색순서(S=1,...,m)를나타내는 m×m 검색형태행렬(d(i,j), i,j=1,...,m)을설정하는제 2 단계; 전송승인여부와전송가능한스위칭플랜의번호를나타내는 m×m 전송응답행렬(a(i,j), i,j=1,...,m)의요소값들을 0으로초기화하는제 3 단계; 상기검색형태행렬의검색순서(S)에따라전송요청행렬을검사하여전송요청이있는 r(i,j)를찾는제 4 단계; 및상기제 4 단계에서찾아진각 (i,j)쌍에대해전송응답행렬의 i행요소값들과 j열요소값들이 1∼n 범위내에서서로다른값을가지도록 a(i,j)값을설정하는제 5 단계를포함하는바, 상기검색순서(S)를 1부터 m까지 1씩증가시키면서상기제 4 단계내지제 5 단계를반복수행한다.
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公开(公告)号：KR100321784B1
公开(公告)日：2002-02-01
申请号：KR1020000014113
申请日：2000-03-20
IPC: G06F13/00
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 중재 지연 내성의 분산형 입력 버퍼 스위치 시스템 및 그를 이용한 입력 데이터 처리 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은, 입력 버퍼에 이중의 파이포(FIFO : first-in-first-out) 버퍼를 두고 중앙 중재기에 요청 파이포(FIFO) 버퍼를 두어 전송지연에 무관하게 발생된 요청에 대해 중재를 수행하는 중재 지연 내성의 분산형 입력 버퍼 스위치 시스템 및 그를 이용한 입력 데이터 처리 방법을 제공하고자 함.
3. 발명의 해결방법의 요지
본 발명은, 입력 데이터 처리수단에서 매칭되는 입력포트로부터 입력 데이터를 받아 목적하는 출력포트별로 저장 관리하는 제 1 단계; 상기 입력 데이터 처리수단에서 상기 입력 데이터에 대한 중재 요청 신호를 중재 수단으로 전송하고 중재 요청 신호가 전송된 입력 데이터에 대한 정보를 저장 관리하는 제 2 단계; 중재수단이 전송받은 중재 요청 신호에 대해 입력 데이터 처리수단 및 목적하는 출력포트별로 관리하는 제 3 단계; 입력 데이터 처리수단과 목적 출력포트에 따라 중재 요청을 확인하여 중재를 수행하고 그 결과를 상기 입력 데이터 처리수단과 스위칭 수단으로 전송하는 제 4 단계; 및 상기 입력 데이터 처리수단이 출력 허가 신호를 수신하여 저장된 입력 데이터에 대한 정보를 확인하고 스위칭 수단으로 전송하여 입력 데이터에 대한 처리를 수행하는 제 5 단계를 포함함.
4. 발명의 중요한 용도
본 발명은 스위치 시스템 등에 이용됨.-
Patent Agency Ranking
公开(公告)号：KR1020010089024A
公开(公告)日：2001-09-29
申请号：KR1020000014113
申请日：2000-03-20
IPC: G06F13/00
CPC classification number: G06F13/364
Abstract: PURPOSE: A dispersed type input buffer switch system of an arbitration latency tolerance and a method for processing input data using the system are provided to perform an arbitration with respect to a generated request regardless of delay of a transmission of a request signal and a permission signal by providing a dual FIFO buffer in an input buffer and providing a requesting FIFO in a central arbiter. CONSTITUTION: An input buffer(21) includes a virtual output queue(211), a queue controller(212), a cell address FIFO(213), and an idle queue(214). A central arbiter(22) includes a request matrix(221), a request FIFO controller(222) and an arbitration logic(223). An output cell address FIFO buffer(213) is matched the virtual output queues(211) of the input buffer(21), respectively. The central arbiter(22) has a request matrix(221) storing a request signal per an output port according to input buffers. The request matrix(221) has a request signal FIFO buffer per each request matrix element. In addition, a space division switch(23) switches inputted data in accordance with a given command.
Abstract translation: 目的：提供一种仲裁等待时间容差的分散式输入缓冲器切换系统以及使用该系统处理输入数据的方法，用于对生成的请求执行仲裁，而不管延迟发送请求信号和许可信号 通过在输入缓冲器中提供双FIFO缓冲器并在中央仲裁器中提供请求FIFO。 构成：输入缓冲器（21）包括虚拟输出队列（211），队列控制器（212），单元地址FIFO（213）和空闲队列（214）。 中央仲裁器（22）包括请求矩阵（221），请求FIFO控制器（222）和仲裁逻辑（223）。 输出单元地址FIFO缓冲器（213）分别与输入缓冲器（21）的虚拟输出队列（211）匹配。 中央仲裁器（22）具有根据输入缓冲器存储每个输出端口的请求信号的请求矩阵（221）。 请求矩阵（221）每个请求矩阵元素具有请求信号FIFO缓冲器。 此外，空分开关（23）根据给定的命令切换输入的数据。
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公开(公告)号：KR100289044B1
公开(公告)日：2001-05-02
申请号：KR1019980020410
申请日：1998-06-02
IPC: H03L7/08 , H03K19/086
Abstract: 본 발명은 위상 동기 회로의 고속 충전 펌프 회로에서 필연적으로 발생하는 고속 동작과 누설 전류의 상충 문제를 해결하기 위한 것으로, 고속으로 충전 펌프 동작을 하면서도 유지(hold) 시에는 누설 전류를 발생하지 않도록 하는 고속 충전 펌프 회로(200)에 관한 것이다. 본 발명은 고속 충전 펌프 회로와 루프 필터(220) 사이에 간단한 누설 전류 차단 회로(232, 233)를 삽입하여, 충전 또는 펌프 시에는 루프 필터(220)와 고속 충전 펌프 회로를 연결하고 유지 시에 충전 펌프 회로와 루프 필터(220)를 분리하여 고속으로 동작하면서도 누설 전류가 발생하지 않는 고속 충전 펌프 회로(200)이다. 본 발명의 고속 충전 펌프 회로(200)는 차동으로 동작하여 동작 환경에 영향도 적으며 구현 소자에 영향을 받지 않는 구조로 되어있다.
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公开(公告)号：KR1020010009727A
公开(公告)日：2001-02-05
申请号：KR1019990028262
申请日：1999-07-13
IPC: H03B5/14
Abstract: PURPOSE: A two-stage ring voltage controlling oscillator by using a couple of variable delay elements is provided to carry out the function as a voltage controlling oscillator even if accuracy, security and reappearance in the manufacturing progress aren't outstanding. CONSTITUTION: A two-stage ring voltage controlling oscillator by using a couple of variable delay elements includes the first analog mixer(321), the fist variable delay element portion(33), the first, M-delay or reversing element(323), the second, M-delay or reversing element(322), the second analog mixer(331), the second variable delay element portion(33), the second M-delay or reversing element(333) and the second, first delay or reversing element(332). In the first analog mixer(321) of the fist variable delay element portion(33) inputs the output of the first, M-delay or reversing element(323) and output of the second, M-delay or reversing element(322) and mixes them with analog and outputs them with the input of the first, first delay or reversing element(322). The first, first delay or reversing element(322) and the first, M-delay or reversing element(323) generate the delayed or reversed signal with adding the amplitude of the input signal. The second analog mixer(331) of the second variable delay element portion(33) inputs the output of the second M-delay or reversing element(333) and output of the second, M-delay or reversing element(332) and mixes them with analog and outputs them with the input of the second, first delay or reversing element(332). The second, first delay or reversing element(322) and the second, M-delay or reversing element(333) generate the delayed or reversed signal with adding the amplitude of the input signal.
Abstract translation: 目的：提供使用两个可变延迟元件的两级环形电压控制振荡器，即使在制造进度中的准确性，安全性和再现性不突出的情况下也能够实现作为电压控制振荡器的功能。 构成：通过使用一对可变延迟元件的两级环形电压控制振荡器包括第一模拟混频器（321），第一可变延迟元件部分（33），第一M延迟或反向元件（323）， 第二M延迟或反转元件（322），第二模拟混频器（331），第二可变延迟元件部分（33），第二M延迟或反转元件（333）和第二延迟或反转元件 元件（332）。 在第一可变延迟元件部分（33）的第一模拟混合器（321）中，输入第一M延迟或反向元件（323）的输出和第二M延迟或反向元件（322）的输出和 将它们与模拟混合并输出它们与第一，第一延迟或反向元件（322）的输入。 第一，第一延迟或反向元件（322）和第一M延迟或反向元件（323）通过增加输入信号的幅度产生延迟或反转的信号。 第二可变延迟元件部分（33）的第二模拟混合器（331）输入第二M延迟或反向元件（333）的输出和第二M延迟或反向元件（332）的输出并将它们混合 并具有第二，第一延迟或反向元件（332）的输入。 第二，第一延迟或反向元件（322）和第二M延迟或反向元件（333）通过增加输入信号的幅度产生延迟或反转的信号。
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公开(公告)号：KR1019990050358A
公开(公告)日：1999-07-05
申请号：KR1019970069477
申请日：1997-12-17
IPC: G06F13/36
Abstract: 본 발명에서는 8비트 데이터 버스를 갖는 프로세서 인터페이스 장치(PIU)와 32 비트 입력 데이터 버스 및 출력 데이터 버스를 갖는 내부 버스 상태 머신 (IBSM) 사이에 위치하여 PIU와 IBSM 간의 데이터의 전달을 수행하는 로컬 버스 상태 머신(LBSM)의 구성에 있어서 연속적인 쓰기 동작 수행시 대기시간을 제거하기 위한 방법에 관한 것이다. 본 발명에서는 LBSM을 분리하여 LBSM에서 IBSM으로 데이터 쓰기를 수행하는 로컬 버스 상태 슬레이브 머신(LBSSM)과, PIU와 LBSM 사이의 읽기/쓰기 동작을 수행하고 LBSM과 IBSM 사이의 읽기 동작을 수행하는 로컬 버스 상태 마스터 머신(LBSMM)을 두어, PIU가 연속적인 쓰기 동작을 할 수 있게 하였다.
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40.发明公开
公开(公告)号：KR1019990043116A
公开(公告)日：1999-06-15
申请号：KR1019970064102
申请日：1997-11-28
IPC: H04L12/28
Abstract: 1. 청구 범위에 기재된 발명이 속한 기술분야
본 발명은 디지털/아날로그 변환기 제어 데이터 복원 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 삼중화 망동기 장치에서 프로세서간 통신을 이용한 디지털/아날로그 변환기 제어 데이터 복원 방법을 제공하고자 함.
3. 발명의 해결방법의 요지
본 발명은, 삼중화로 구성된 망동기 장치의 직렬 통신 채널을 연결하여 직렬 통신 채널의 연결 버스를 구비하여 직렬 통신의 채널 연결 버스로 각 망동기 장치가 프로세서간 통신을 이용하여 자신의 디지털/아날로그 변환기 제어 데이터(Digital to Analog Converter Control Word : 이하 DACW)를 교환하고, 각 망동기 장치가 안정된 동작 모드로 동작할 때에만 DACW를 송신하며, 자신이 동작중 재기동시 다른 여분의 망동기 장치로 자신이 안정 동작중에 송신한 DACW를 요구하여 수신하고, 수신한 DACW를 자신의 초기 동작값으로 이용한다.
4. 발명의 중요한 용도
본 발명은 망동기 장치에 이용됨.
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