公开(公告)号：WO2012048624A1

公开(公告)日：2012-04-19

申请号：PCT/CN2011/080557

申请日：2011-10-09

Applicant: CSMC TECHNOLOGIES FAB1 CO.,LTD. ,  CSMC TECHNOLOGIES FAB2 CO.,LTD. ,  WANG, Le

Inventor： WANG, Le

IPC: H01L21/336 ,  H01L21/265

CPC classification number: H01L29/66492 ,  H01L29/665 ,  H01L29/6659 ,  H01L29/66636 ,  H01L29/7833

Abstract: A method for fabricating a small-scale MOS device, including: preparing a substrate; forming a first trench in the substrate along a first side of the gate region and forming a second trench in the substrate along a second side of the gate region, the first side of the gate region opposite the second side of the gate region; forming a first lightly doped drain region and a second lightly doped drain region in the first trench and the second trench, respectively; forming a third trench in the substrate overlapping at least a first portion of the first lightly doped drain region and a fourth trench in the substrate overlapping at least a first portion of the second lightly doped drain region; and forming a source region and a drain region in the third trench and the fourth trench, respectively.

Abstract translation: 一种制造小型MOS器件的方法，包括：制备衬底; 在所述栅极区域的第一侧沿所述衬底中形成第一沟槽，并沿所述栅极区域的第二侧在所述衬底中形成第二沟槽，所述栅极区域与所述栅极区域的第二侧相对的第一侧; 在第一沟槽和第二沟槽中分别形成第一轻掺杂漏极区和第二轻掺杂漏极区; 在所述衬底中形成与所述第一轻掺杂漏极区的至少第一部分重叠的第三沟槽，并且所述衬底中的第四沟槽与所述第二轻掺杂漏极区的至少第一部分重叠; 以及在第三沟槽和第四沟槽中分别形成源区和漏区。

公开(公告)号：WO2012031546A1

公开(公告)日：2012-03-15

申请号：PCT/CN2011/079359

申请日：2011-09-06

Applicant: CSMC TECHNOLOGIES FAB1 CO., LTD ,  CSMC TECHNOLOGIES FAB2 CO., LTD. ,  WANG, Le

Inventor： WANG, Le

IPC: H01L21/336 ,  H01L29/78 ,  H01L21/20 ,  H01L21/22

CPC classification number: H01L29/66651

Abstract: AMOS device and a fabricating method thereof are provided. The fabricating method of the MOS device includes the steps of growing an implanted oxide layer on a substrate (11), forming a well (13) in the substrate (11) by lithography and an ion implantation process, removing the implanted oxide layer, then depositing an epitaxial layer (15) on the surface of the substrate (11) to form a channel region, growing a gate oxide (17) on the epitaxial layer (15), depositing a poly-silicon layer on the gate oxide (17), and then etching the poly-silicon layer to form a gate (19), and implanting ions into the epitaxial layer (15) and the well (13) to form a source (21) and a drain (23) on opposite lateral sides of the gate (19). By using a deposition process to form the epitaxial layer for the channel region, the doping concentration and thickness of the channel region are uniform, and the threshold voltage is stable.

Abstract translation: 提供AMOS器件及其制造方法。 MOS器件的制造方法包括以下步骤：在衬底（11）上生长注入的氧化物层，通过光刻和离子注入工艺在衬底（11）中形成阱（13），去除注入的氧化物层，然后 在所述衬底（11）的表面上沉积外延层（15）以形成沟道区域，在所述外延层（15）上生长栅极氧化物（17），在所述栅极氧化物（17）上沉积多晶硅层 ，然后蚀刻多晶硅层以形成栅极（19），并且将离子注入到外延层（15）和阱（13）中，以在相对的侧面上形成源极（21）和漏极（23） 的门（19）。 通过使用沉积工艺形成用于沟道区的外延层，沟道区的掺杂浓度和厚度是均匀的，并且阈值电压是稳定的。

公开(公告)号：WO2012028109A1

公开(公告)日：2012-03-08

申请号：PCT/CN2011/079259

申请日：2011-09-01

Applicant: CSMC TECHNOLOGIES FAB1 CO., LTD. ,  CSMC TECHNOLOGIES FAB2 CO., LTD. ,  HUANG, Wei

Inventor： HUANG, Wei

IPC: H01L21/02 ,  H01L23/544

CPC classification number: H01L23/544 ,  H01L2223/5442 ,  H01L2223/54426 ,  H01L2223/5446 ,  H01L2924/0002 ,  H01L2924/00

Abstract: A method for fabricating a semiconductor device. The method comprises preparing a substrate, which includes a first region and a second region. The method further includes forming a doped alignment mark region in the first region of the substrate, forming an oxide layer on the substrate, removing the oxide layer on the second region to expose a surface of the substrate in the second region and to leave the oxide layer on the first region, and forming an epitaxial layer on the surface of the substrate by utilizing the oxide layer on the first region as a mask.

Abstract translation: 一种制造半导体器件的方法。 该方法包括制备包括第一区域和第二区域的衬底。 该方法还包括在衬底的第一区域中形成掺杂的对准标记区域，在衬底上形成氧化物层，去除第二区域上的氧化物层，以暴露第二区域中衬底的表面并留下氧化物 层，并且通过利用第一区域上的氧化物层作为掩模在衬底的表面上形成外延层。

公开(公告)号：WO2012028077A1

公开(公告)日：2012-03-08

申请号：PCT/CN2011/079041

申请日：2011-08-29

Applicant: CSMC TECHNOLOGIES FAB1 CO., LTD ,  CSMC TECHNOLOGIES FAB2 CO., LTD ,  WU, Hsiao-Chia ,  LO, Tse-Huang ,  SUN, Guipeng

Inventor： WU, Hsiao-Chia ,  LO, Tse-Huang ,  SUN, Guipeng

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/42368 ,  H01L29/1087 ,  H01L29/7835

Abstract: A lateral double-diffused metal oxide semiconductor (LDMOS) device includes a source region (107), a gate region (113), a drain region (109), a body region (103) and a drift region (115) with doping type opposite to the doping type of the body region (103), wherein the body region (103) is located on a substrate region, the drift region (115) is located between the drain region (109) and the body region (103). The LDMOS device further includes an insulation medium layer (117) located on the drift (115) and under the gate region (113). The breakdown voltage of the device is thus improved while simultaneously reducing the on-resistance and power consumption of the device. Moreover, during the manufacturing of the device, thickness and junction depth adjustments of the insulation medium layer (117) and the drift region (115) respectively have small influence on other devices on the same integrated circuit.

Abstract translation: 横向双扩散金属氧化物半导体（LDMOS）器件包括源极区（107），栅极区（113），漏极区（109），体区（103）和掺杂型漂移区（115） 与体区（103）的掺杂类型相反，其中体区（103）位于衬底区域上，漂移区（115）位于漏区（109）和体区（103）之间。 LDMOS器件还包括位于漂移器（115）上并在栅极区域（113）下方的绝缘介质层（117）。 从而提高了器件的击穿电压，同时降低了器件的导通电阻和功耗。 此外，在器件的制造期间，绝缘介质层（117）和漂移区域（115）的厚度和结深度调整分别对同一集成电路上的其它器件具有小的影响。

公开(公告)号：JP2021508180A

公开(公告)日：2021-02-25

申请号：JP2020535614

申请日：2018-11-21

Applicant: 無錫華潤上華科技有限公司 ,  CSMC TECHNOLOGIES FAB2 CO., LTD.

Inventor： 程 詩康 ,  顧 炎 ,  張 森

IPC: H01L29/12 ,  H01L21/336 ,  H01L21/76 ,  H01L29/739 ,  H01L21/8234 ,  H01L27/088 ,  H01L29/78

Abstract: 半導体デバイスの製造方法と集積半導体デバイスであって、この方法は、第一領域(1)と第二領域(2)とを有するエピタキシャル層(101)を用意し、第一領域(1)にて少なくとも二つの第二ドープタイプのディープウェル(1021)を形成し、第二領域(2)にて少なくとも二つの第二ドープタイプのディープウェル(1022)を形成することと、第二ドープタイプのディープウェル(1021、1022)の間に第一誘電体アイランド(1031)を形成し、第二ドープタイプのディープウェル(1021、1022)上に第二誘電体アイランド(1032)を形成することと、第一領域(1)中の第一誘電体アイランド(1031)両側に第一ドープタイプのチャネル(105)を形成することと、第一誘電体アイランド(103)上にゲート構造(106)を形成することと、第二誘電体アイランド(1032)をマスクとして、隔離された第一ドープタイプのソース領域(110)を形成することと、を含み、第一領域(1)では、第一ドープタイプのチャネル(105)は横方向に第一ドープタイプのソース領域(110)まで伸びている。 【選択図】図2

公开(公告)号：JP6797286B2

公开(公告)日：2020-12-09

申请号：JP2019511970

申请日：2017-08-09

Applicant: 無錫華潤上華科技有限公司 ,  CSMC TECHNOLOGIES FAB2 CO., LTD.

Inventor： 卞 諍

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/12 ,  H01L29/423 ,  H01L29/49 ,  H01L21/336

公开(公告)号：JP2020533785A

公开(公告)日：2020-11-19

申请号：JP2020512468

申请日：2018-08-31

Applicant: 無錫華潤上華科技有限公司 ,  CSMC TECHNOLOGIES FAB2 CO., LTD.

Inventor： 顧 力暉 ,  張 森 ,  齊 従明

IPC: H01L29/06 ,  H01L29/861 ,  H01L29/868 ,  H01L21/8249 ,  H03K17/06 ,  H03K17/687 ,  H02M1/08 ,  H01L27/06

Abstract: 集積回路チップおよびその作製方法、ゲート駆動回路が提供される。当該集積回路チップは、高耐圧島(101a)が形成された半導体基板(103)と、前記高耐圧島(101a)を包囲し、空乏型MOSデバイス(N1)が形成されており、前記空乏型MOSデバイス(N1)のゲート電極とドレイン電極とが短絡し、前記空乏型MOSデバイス(N1)のソース電極が前記集積回路チップのハイサイド電源端子(VB)に接続されている高耐圧接合端子(102a)と、コレクタ電極とベース電極が短絡するとともに前記集積回路チップのローサイド電源端子(VCC)に接続されており、エミッタ電極が前記空乏型MOSデバイス(N1)のゲート電極に接続されているバイポーラトランジスタ(Q1)と、を備える。

公开(公告)号：JP6761900B2

公开(公告)日：2020-09-30

申请号：JP2019511971

申请日：2017-08-09

Applicant: 無錫華潤上華科技有限公司 ,  CSMC TECHNOLOGIES FAB2 CO., LTD.

Inventor： 卞 諍

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/12 ,  H01L29/423 ,  H01L29/49 ,  H01L21/336

公开(公告)号：JP6615348B2

公开(公告)日：2019-12-04

申请号：JP2018527941

申请日：2016-08-25

Applicant: 無錫華潤上華科技有限公司 ,  CSMC TECHNOLOGIES FAB2 CO., LTD.

Inventor： 祁 樹坤 ,  孫 貴鵬

IPC: H01L29/78 ,  H01L21/336

公开(公告)号：JP6476315B2

公开(公告)日：2019-02-27

申请号：JP2017553082

申请日：2016-01-29

Applicant: 無錫華潤上華科技有限公司 ,  CSMC TECHNOLOGIES FAB2 CO., LTD.

Inventor： 王 雪艶 ,  張 威彦 ,  陳 強

IPC: H03F3/34 ,  H03F3/38 ,  H03F1/26