Expanded Lake structure
    44.
    发明专利

    公开(公告)号:JP2005514853A

    公开(公告)日:2005-05-19

    申请号:JP2003559036

    申请日:2002-12-17

    CPC classification number: H04B1/7117 H04B2201/70707

    Abstract: 必要なメモリ容量を大幅に削減することによって、メモリを集積する特定用途向け集積回路(ASIC)のダイ面積を縮小するように設計された、TDDおよびTD−SCDMA型の通信システムでも使用される、周波数分割複信(FDD)用のレイクアーキテクチャ。 好ましくは共有メモリ型の単一の循環バッファ(60)を、レイク受信機のすべてのレイクフィンガ(レイクフィンガ1、2、3、4、5、6)で共用して、UEによって受信される基地局からのマルチパス信号(データイン)を時間整合させるのに必要とされるハードウェアおよびソフトウェアを大幅に削減する。 また独特の時間整合技法によって、複数(一般に3つ)の基地局を追跡するのに必要とされる符号ジェネレータ(62、64、66)の数を削減する。

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