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公开(公告)号：CN113285719B
公开(公告)日：2024-11-29
申请号：CN202110724792.7
申请日：2021-06-29
Applicant: 珠海一微半导体股份有限公司
Abstract: 本发明公开了一种音频数模转换电路，所述电路采用新的音频DAC架构，优化了传统架构中大量乘加运算、组合逻辑和寄存器，大大减小了硬件面积和设计复杂度；同时，解决了对音频DAC电路工作时钟频率严格要求的限制，并且可以支持不同采样率的音频，应用和设计上更灵活。
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公开(公告)号：CN118550852A
公开(公告)日：2024-08-27
申请号：CN202310159818.7
申请日：2023-02-24
Applicant: 珠海一微半导体股份有限公司
IPC: G06F12/0877 , G06F5/06 , G06F7/501
Abstract: 本申请公开定位处理器及激光点数据处理系统，定位处理器的内部设置状态机控制模块和位置变换处理模块；位置变换处理模块在状态机控制模块的控制下，从cache存储器内突发读取出或单次读取出激光点数据，再将读取出的激光点数据同时传输给每条数据通道，并控制每条数据通道分别从对应的变换起点基准量开始同步进行多轮位置变换，获得多个目标偏移坐标及其对应的定位概率值；位置变换处理模块在每条数据通道中依次将由同一轮位置变换得到的目标偏移坐标所对应的定位概率值进行累加，得到定位概率和值，再突发写入或单次写入cache存储器；所述cache存储器，用于在状态机控制模块的控制下，将定位概率和值突发写入所述DDR存储器中。
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公开(公告)号：CN118548884A
公开(公告)日：2024-08-27
申请号：CN202310159835.0
申请日：2023-02-24
Applicant: 珠海一微半导体股份有限公司
Abstract: 本申请公开基于激光点数据的重定位系统，包括定位处理器、cache存储器和DDR存储器；定位处理器包括状态机控制模块和激光点计算模块；在状态机控制模块的控制下，定位处理器用于每当读入激光点数据，则分配到各条数据通道中并同步进行位置变换；再将各条数据通道中由同一轮位置变换而获得的对应定位概率值累加，得到定位概率和值；再将定位概率和值写入cache存储器；cache存储器将定位概率和值突发写入DDR存储器；通过激光点计算模块将预设定位数量个激光点数据全部被处理为用于定位一个目标位置所需的所有定位概率和值，其中，数值最大的定位概率和值对应的修正位置是重定位出的位置。
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公开(公告)号：CN118100878B
公开(公告)日：2024-07-05
申请号：CN202410487397.5
申请日：2024-04-23
Applicant: 珠海一微半导体股份有限公司
Abstract: 本申请公开集成切换检测逻辑的时钟切换电路、芯片及切换检测方法，所述时钟切换电路还包括第一D触发器级联电路、第二D触发器级联电路、第一切换检测逻辑电路、第二切换检测逻辑电路及第二或门。在选择信号由第二电平翻转为第一电平的情况下，当第二或门的输出端输出第一电平时，第一切换检测逻辑电路中的D触发器的输出端置为第一电平时，确定由第二时钟信号切换为第一时钟信号；在所述选择信号由第一电平翻转为第二电平的情况下，当第二或门的输出端输出第一电平时，第二切换检测逻辑电路中的D触发器的输出端置为第一电平，确定由第一时钟信号切换为第二时钟信号。
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公开(公告)号：CN118100878A
公开(公告)日：2024-05-28
申请号：CN202410487397.5
申请日：2024-04-23
Applicant: 珠海一微半导体股份有限公司
Abstract: 本申请公开集成切换检测逻辑的时钟切换电路、芯片及切换检测方法，所述时钟切换电路还包括第一D触发器级联电路、第二D触发器级联电路、第一切换检测逻辑电路、第二切换检测逻辑电路及第二或门。在选择信号由第二电平翻转为第一电平的情况下，当第二或门的输出端输出第一电平时，第一切换检测逻辑电路中的D触发器的输出端置为第一电平时，确定由第二时钟信号切换为第一时钟信号；在所述选择信号由第一电平翻转为第二电平的情况下，当第二或门的输出端输出第一电平时，第二切换检测逻辑电路中的D触发器的输出端置为第一电平，确定由第一时钟信号切换为第二时钟信号。
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Patent Agency Ranking
公开(公告)号：CN114036096B
公开(公告)日：2024-05-03
申请号：CN202111298659.6
申请日：2021-11-04
Applicant: 珠海一微半导体股份有限公司
Abstract: 本发明涉及一种基于总线接口的读控制器，该读控制器包括系统总线接口模块、访问处理模块、数据缓冲模块、SPI接口模块和启动模块；其中，读控制器还连接有配置模块。启动模块用于接收所述配置模块内置的配置命令和/或所述系统总线传输过来的配置命令，再对SPI接口模块的工作模式进行初始化；系统总线接口模块用于在所述启动模块确定读控制器启动完成后，每当接收到所述系统总线传输过来的一个读操作命令，则从该读操作命令中解析出有效地址并输出至所述访问处理模块；所述访问处理模块用于根据所述系统总线接口模块先后接收到的两个读操作命令对应的有效地址的连续性，触发所述数据存储器内的数据传输至所述数据缓冲模块。
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公开(公告)号：CN116069389A
公开(公告)日：2023-05-05
申请号：CN202310159736.2
申请日：2023-02-24
Applicant: 珠海一微半导体股份有限公司
Abstract: 本申请公开一种MCU访问系统，MCU访问系统包括cache存储器和MCU；MCU用于通过cache存储器对DDR存储器进行访问；cache存储器连接在MCU和DDR存储器之间；cache存储器和DDR存储器设置在MCU的外部；其中，cache存储器用于以突发传输操作的方式访问DDR存储器；MCU用于以单次传输操作的方式或以突发传输操作的方式访问cache存储器。
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公开(公告)号：CN115719603A
公开(公告)日：2023-02-28
申请号：CN202211452314.6
申请日：2022-11-21
Applicant: 珠海一微半导体股份有限公司
Inventor： 何再生
IPC: G11C11/418 , G11C11/419
Abstract: 本发明公开了一种基于SRAM的数据存取方法和数据存取系统，包括：S1：数据写入模块为若干字节数据的每个字节设置校检位，并根据每个字节的数据确定相对应的校检位的数值；S2：数据写入模块根据若干字节数据的写入地址，将若干字节数据和相对应的校检位的数值写入到SRAM中；S3：数据读取模块根据数据的读取地址，从SRAM中读取数据和相对应的校检位的数值，并在读取过程中根据读取的数据和相对应的校检位的数值来确定读取的数据是否正确；S4：若数据读取模块判断读取的数据错误，则停止读取，然后将错误的数据和错误的数据的读取地址保存到SRAM中。提高数据读取模块读取SRAM中的数据的准确性。
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公开(公告)号：CN109857702B
公开(公告)日：2023-02-17
申请号：CN201910312045.5
申请日：2019-04-18
Applicant: 珠海一微半导体股份有限公司
IPC: G06F15/78
Abstract: 本发明涉及一种基于机器人的激光雷达数据读写控制系统及芯片，该激光雷达数据读写控制系统包括CPU、AHB总线、预配置器、AHB接口控制器、AHB读写控制层、地址排序模块、地图匹配处理模块以及片上地图存储介质；AHB接口控制器连接片上地图存储介质，同时通过地址排序模块连接片上地图存储介质；AHB读写控制层分别连接AHB接口控制器和地图匹配处理模块；CPU同时与地图匹配处理模块和片上地图存储介质的相应信号端连接，预配置器与CPU连接存在电性连接；解决栅格地图数据不能被突发传输的问题，加速所述激光雷达数据和所述参考栅格数据的匹配运算速度，满足大批量所述激光雷达数据的处理场景。
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公开(公告)号：CN114442908A
公开(公告)日：2022-05-06
申请号：CN202011221797.X
申请日：2020-11-05
Applicant: 珠海一微半导体股份有限公司
IPC: G06F3/06
Abstract: 本发明公开一种用于数据处理的硬件加速系统及芯片，该硬件加速系统用于读写其外部的DDR存储单元，该硬件加速系统包括控制单元、数据读取单元、SRAM专用存储单元、寄存器配置单元、运算单元和数据回写单元，在控制单元的监测控制下，对于每一块待处理数据块，数据读取单元只使用一次读操作就完成从所述DDR存储单元内读取出当前一块待处理数据块，数据回写单元只使用一次写操作就完成当前一块待处理数据块的所有运算结果回写到所述DDR存储单元内，因此针对一块待处理数据块，所述硬件加速系统对DDR的访问只有一次读取和一次写入，不需要增大SRAM容量，减少不必要的CPU干预，同时也降低对于DDR的访问次数。
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