公开(公告)号：KR1020050080940A

公开(公告)日：2005-08-18

申请号：KR1020040009122

申请日：2004-02-11

Applicant: 삼성전자주식회사

Inventor： 김동현 ,  송두헌 ,  이상현 ,  서형원 ,  원대중

IPC: H01L21/336

CPC classification number: H01L29/66537 ,  H01L21/823437 ,  H01L21/823487 ,  H01L27/10852 ,  H01L27/10876 ,  H01L29/1041 ,  H01L29/42376 ,  H01L29/66621

Abstract: 본 발명은 트랜지스터들 및 그 제조방법들을 제공한다. 이 트랜지스터들 및 그 제조방법들은 반도체 장치의 구동 동안 트랜지스터의 전류 특성을 배가시키는 방안을 제시해준다. 이를 위해서, 상기 트랜지스터들 및 그 제조방법들은 반도체 기판에 트랜치 절연막으로 고립시킨 활성 영역을 포함한다. 상기 활성 영역 아래의 반도체 기판에 채널부 홀이 위치되도록 형성한다. 상기 채널부 홀을 채우고 동시에 활성 영역 상에 배치된 라인 패턴을 형성한다. 그리고, 상기 라인 패턴 아래에 위치되도록 반도체 기판에 채널 영역이 배치된다. 상기 채널 영역은 반도체 기판의 주 표면으로부터 이격되도록 배치되어서 채널부 홀의 하부를 감싼다. 이를 통해서, 상기 트랜지스터를 갖는 반도체 장치는 전류 구동 능력이 향상된 트랜지스터를 구비해서 사용자의 욕구에 대응할 수 있게 해준다.

公开(公告)号：KR1020050052027A

公开(公告)日：2005-06-02

申请号：KR1020030085846

申请日：2003-11-28

Applicant: 삼성전자주식회사

Inventor： 이상현 ,  송두헌

IPC: H01L21/336

Abstract: 리세스된 게이트를 갖는 반도체소자 및 그 제조방법을 제공한다. 상기 반도체소자는 반도체 기판의 소정영역에 형성된 채널 트렌치를 구비한다. 상기 채널 트렌치의 상부를 가로지르도록 게이트 전극이 배치된다. 상기 게이트 전극은 차례로 적층된 폴리실리콘 패턴, 평탄화된 버퍼층 및 금속 실리사이드 패턴을 구비한다. 상기 금속 실리사이드 패턴은 상기 채널 트렌치의 표면 단차에 무관하게 평평한 형태를 갖도록 형성된다.

公开(公告)号：KR1020030091232A

公开(公告)日：2003-12-03

申请号：KR1020020029109

申请日：2002-05-25

Applicant: 삼성전자주식회사

Inventor： 박정수 ,  진교영 ,  양원석 ,  송두헌

IPC: H01L21/76

Abstract: PURPOSE: A method for fabricating a semiconductor device using a trench is provided to reduce a junction leakage current by forming an active region penetrating oxide layer or insulation layer under a junction, and to decrease parasitic capacitance by decreasing the quantity of injected impurities for forming a source/drain region. CONSTITUTION: Oxidation accelerating ions are implanted into a semiconductor substrate(210) to form an oxidation accelerating ion implantation layer(212) having a predetermined depth from the surface of the substrate. A mask pattern fro defining an active region and a trench formation region is formed on the semiconductor substrate. The semiconductor substrate is etched to form a trench by using the mask pattern as an etch mask until the oxidation accelerating ion implantation layer is exposed. The exposed oxidation accelerating ion implantation layer is selectively oxidized to form an oxide layer penetrating the inside of the active region. The trench is filled with an insulation layer.

Abstract translation: 目的：提供一种使用沟槽制造半导体器件的方法，用于通过在结下形成穿透氧化物层或绝缘层的有源区域来减少结漏电流，并且通过减少用于形成沟道的注入杂质的量来降低寄生电容 源/漏区。 构成：将氧化加速离子注入到半导体衬底（210）中以形成从衬底的表面具有预定深度的氧化加速离子注入层（212）。 在半导体衬底上形成限定有源区和沟槽形成区的掩模图案。 通过使用掩模图案作为蚀刻掩模蚀刻半导体衬底以形成沟槽，直到暴露氧化加速离子注入层。 暴露的氧化加速离子注入层被选择性地氧化以形成穿透有源区的内部的氧化物层。 沟槽填充有绝缘层。