公开(公告)号：KR100640609B1

公开(公告)日：2006-11-01

申请号：KR1020040104946

申请日：2004-12-13

Applicant: 삼성전자주식회사

Inventor： 정건옥 ,  신영민

IPC: G06F1/04

CPC classification number: G06F1/10

Abstract: 고속으로 동작하면서도 소비 전력이 감소되는 포인트 확산클럭분배 네트워크 및 상기 포인트 확산클럭분배 네트워크에서 사용하는 클럭분배방법을 개시한다. 상기 포인트 확산클럭분배 네트워크는, 마스터 클럭(master clock)에 응답하여 동작하는 복수 개의 로드들(loads)을 구비하는 클럭시스템을 복수 개의 영역으로 분할하고, 분할된 영역들에 상기 마스터 클럭을 분배하기 위하여, 상기 복수 개의 분할영역들 각각에 배치되어 복수 개의 분배포인트들 또는 상기 로드들에 상기 마스터 클럭을 공급하는 복수 개의 클럭포인트들; 및 상기 복수 개의 클럭포인트들 사이에 적어도 하나씩 배치되며, 상기 복수 개의 클럭포인트들에 상기 마스터 클럭을 전달하는 복수 개의 분배포인트들을 구비한다.

公开(公告)号：KR100555449B1

公开(公告)日：2006-04-21

申请号：KR1019980008352

申请日：1998-03-12

Applicant: 삼성전자주식회사

Inventor： 신영민

IPC: H04L7/04

Abstract: 고속 송/수신 레벨을 채용하는 클럭 포워딩 회로 및 그의 동작 방법이 개시된다. 이 회로는 아날로그 형태의 데이타 신호와 클럭 신호를 전송하는 송신부와, 송신부로부터 출력되는 클럭 신호를 디지탈 형태의 클럭 신호로 변환하는 신호 변환 수단과, 신호 변환된 디지탈 형태의 클럭 신호의 피크간 중간값을 검출하는 레벨 검출 수단 및 아날로그 형태의 클럭 신호에 응답하여 래치한 데이타 신호의 레벨을 피크간 중간값을 기준으로서 인식하는 수신부를 구비하는 것을 특징으로 한다.

公开(公告)号：KR1020050112972A

公开(公告)日：2005-12-01

申请号：KR1020040038446

申请日：2004-05-28

Applicant: 삼성전자주식회사

Inventor： 신영민

IPC: G11C29/00

CPC classification number: G01R31/318552 ,  G01R31/318541 ,  G01R31/318583

Abstract: 여기에 개시되는 반도체 집적 회로 장치는 정상 동작 모드 및 스캔 테스트 동작 모드를 가지며, 펄스 발생 회로 및 스캔 플립-플롭 회로를 포함한다. 펄스 발생 회로는 정상 및 스캔 테스트 동작 모드들 각각에서 클록 신호에 동기된 펄스 신호들을 발생하고, 스캔 플립-플롭 회로는 정상 및 스캔 테스트 동작 모드들 각각에서 펄스 발생 회로로부터의 펄스 신호들에 응답하여 데이터를 래치한다.

公开(公告)号：KR1020010017953A

公开(公告)日：2001-03-05

申请号：KR1019990033711

申请日：1999-08-16

Applicant: 삼성전자주식회사

Inventor： 신영민

IPC: G06F1/12

CPC classification number: H04L7/0008 ,  H04L7/0041

Abstract: PURPOSE: A clock forwarding circuit having characteristics for detecting an automatic clock delay and setting an initial parameter is provided to transmit data between circuits without error and the affection due to the delay in interface clocks, by automatically detecting the delay, and by forwarding the clocks corresponding to the detected delay. CONSTITUTION: A clock generator(110) produces the bit clock for inputting and outputting data. An output clock control logic(120) controls the clock signal from the clock generator(110) to generate and apply an output clock signal(CLK_OUT) to a slave circuit. The data(DATA_OUT), transmitted from the internal data bus(130) of a master circuit, is output to the slave circuit via a data control logic(170). The slave circuit receives the clock signal(CLK_OUT) and the data(DATA_OUT), and outputs an input clock signal(CLK_IN) and an input data(DATA_IN) to a clock forwarding circuit(100) in the master circuit. A delay detection circuit(180) automatically detects the delay and applies the initial parameter(init_UNLD) corresponding to the delay to a load/unload clock control logic(150).

Abstract translation: 目的：提供一种具有检测自动时钟延迟和设置初始参数的特性的时钟转发电路，通过自动检测延迟，并通过转发时钟，在电路之间传输数据，无错误和由于接口时钟的延迟而产生的影响 对应于检测到的延迟。 构成：时钟发生器（110）产生用于输入和输出数据的位时钟。 输出时钟控制逻辑（120）控制来自时钟发生器（110）的时钟信号，以产生并向从属电路施加输出时钟信号（CLK_OUT）。 从主电路的内部数据总线（130）发送的数据（DATA_OUT）通过数据控制逻辑（170）输出到从电路。 从电路接收时钟信号（CLK_OUT）和数据（DATA_OUT），并将输入时钟信号（CLK_IN）和输入数据（DATA_IN）输出到主电路中的时钟转发电路（100）。 延迟检测电路（180）自动检测延迟并将对应于延迟的初始参数（init_UNLD）应用于加载/卸载时钟控制逻辑（150）。

公开(公告)号：KR100223589B1

公开(公告)日：1999-10-15

申请号：KR1019960035860

申请日：1996-08-27

Applicant: 삼성전자주식회사

Inventor： 신영민

IPC: G06F1/00

Abstract: 이 발명은 플러그 앤드 플레이 리니어 피드백 시프트 레지스터 회로에 관한 것으로, 내부의 제너레이션 데이터를 출력하는 리니어 피드백 시프트 레지스터부와
상기 리니어 피드백 시프트 레지스터부의 출력과 카드로부터 입력되는 데이터가 같은지를 비교하여 그 결과를 출력하는 비교부와; 상기 비교부의 출력을 입력받아, 상기 리니어 피드백 시프트 레지스터부의 출력과 카드로부터 입력되는 데이터가 같지 않으면, 리니어 피드백 시프트 레지스터부를 초기화시키기 위한 초기화부와; 상기 리니어 피드백 시프트 레지스터부의 출력과 카드로부터 입력되는 데이터가 같으면, 다음모드로 진행하도록 제어신호를 출력하는 갓키신호출력부를 포함하여 구성되어, 핵싸데시멀 노테이션(Hexadecimal Notation)을 구현하고, 플러그 앤드 플레이(Plug and Play)를 지원하지 않는 시스템이나 바이오스(BIOS)를 사용할 때에, 이 시퀀스(Sequence) 등을 자동으로 빠져나올 수 있도록 하는 플러그 앤드 플레이 리니어 피드백 시프트 레지스터 회로에 관한 것이다.

公开(公告)号：KR1019990019530A

公开(公告)日：1999-03-15

申请号：KR1019970042917

申请日：1997-08-29

Applicant: 삼성전자주식회사

Inventor： 신영민

IPC: H03L7/08

Abstract: 로킹시 전류 소비를 줄이고 노이즈에 대한 취약성을 보강할 수 있는 PLL 회로를 개시한다.
본 발명의 PLL 회로는, 제1 m-디바이더와, 제1 플립플롭과, 제1 먹스와, 위상비교부와, 전하펌프 및 필터부와, VCO와, 제어부와, n-디바이더와, 제2 m-디바이더와, 제2 먹스, 및 제2 플립플롭을 구비한다.
본 발명의 PLL 회로는 로킹시 위상 비교하는 두 신호를 m 분주하여 비교하는 횟수를 1/m로 줄여 비교시 소비되는 전류를 줄이고 순간적인 노이즈에 대한 면역성을 강화시킨다.

公开(公告)号：KR100120574B1

公开(公告)日：1997-10-22

申请号：KR1019940010775

申请日：1994-05-17

Applicant: 삼성전자주식회사

Inventor： 신영민

IPC: G02F1/133

CPC classification number: G09G3/3611 ,  G09G3/3607

Abstract: The display control method of LCD panel for displaying data on the LCD panel having a delta structure, comprises the steps of: displaying an original data on the LCD panel during a first frame period; and delaying by one pixel the data displayed on the even-positioned(or odd-positioned) lines of the original data during a second frame period.

Abstract translation: 用于在具有三角形结构的LCD面板上显示数据的LCD面板的显示控制方法包括以下步骤：在第一帧周期期间在LCD面板上显示原始数据; 并且在第二帧周期期间将原始数据的偶数位置（或奇数位置）行上显示的数据延迟一个像素。

公开(公告)号：KR1019970055238A

公开(公告)日：1997-07-31

申请号：KR1019950050702

申请日：1995-12-15

Applicant: 삼성전자주식회사

Inventor： 신영민

IPC: H03B19/00

Abstract: 모오스 캐패시터의 전하 충방전 시간을 최소화한 주파수 체배회로 및 이를 이용한 오실레이터를 공개한다. 본 발명에 따른 주파수 채배회로는 전원전압과 접지 사이에 P채널 및 N채널 모오스 캐패시터를 병렬 연결함에 의해 P채널 및 N채널 모오스 캐패시터의 특성에 따른 전하 충방전 시간의 차이를 없앨 수 있다. 오실레이터는 상기 주파수 채배회로의 양측에 대역통과필터를 배치하고, 이 필터를 통해 노이즈를 제거하고 오프셋 전압을 고정적으로 설정함에 의해 발진 주파수의 듀티값을 안정적으로 유지하고 주파수 편차를 최소화할 수 있다는 잇점이 있다.

公开(公告)号：KR1019970025198A

公开(公告)日：1997-05-30

申请号：KR1019950034130

申请日：1995-10-05

Applicant: 삼성전자주식회사

Inventor： 신영민

IPC: H04N9/30

Abstract: 이 발명은 영상확대(ZOOM-IN)가 가능한 액정(LCD) TV용 액정디스플레이 컨트롤라에 관한 것이다. 이 발명의 구성은, 외부클럭을 수신하여, 제1 클럭신호와 제2 클럭을 발생하는 클럭발생회로; 상기의 클럭발생회로의 제1 클럭과 비디오신호를 수신하여 수평 유효비디오데이타를 출력하는 수평 디코더 및 카운터; 상기의 제2 클럭을 수신하여, 수직유효 비디오데이타를 출력하는 수직디코더 및 카운터; 사용자의 제어데이타에 수직 및 수평 시작신호와 변환신호를 출력하는 제어회로로 이루어져 있다. 이 발명의 효과는, 액정컨트롤라의 샘플링 방법을 선택적으로 할 수 있게하여 가로세로 일정배씩 간단하게 영상확대함으로써, 디스플레이 기능의 다양성을 높이고 사용자에게 작은 화면을 가지고 필요한 부분을 순간적으로 확대시청할 수 있다는 것이다.

公开(公告)号：KR1019970016927A

公开(公告)日：1997-04-28

申请号：KR1019950031216

申请日：1995-09-21

Applicant: 삼성전자주식회사

Inventor： 이영준 ,  신영민

IPC: G06F7/00

Abstract: 이 발명은 산술 논리 연산장치의 입력 강제 회로에 관한 것으로, 프로그램으로부터 제어신호를 입력받아 그에따라 적절한 제어신호를 출력하기 위한 마이크로 코드 롬과; 상기 마이크로 코드 롬의 제어신호를 입력받아, 입력받은 데이타를 이용하기에 편리한 형태로 변환하기 위한 데이타 변환부와; 상기 마이크로 코드 롬의 제어신호에 따라 상기 데이타 변환부로부터 입력되는 데이타를 처리하기 위한 산술 논리 연산장치의 입력 강제 회로와; 상기 마이크로 코드 롬의 제어신호를 입력받아, 상기 산술 논리 연산장치의 입력 강제 회로의 출력 데이타와 상기 데이타 변환부의 출력 데이타를 연산하기 위한 산술 논리 연산장치를 포함하여 구성되어 실제 제어하려는 대상에 적합한 지원만을 해줌으로써 간단하면서 작은 면적을 차지하는 것을 특징으로 하는 산술 논리 연산장치의 입력 강제 장치에 관한 것이다.