公开(公告)号：KR1020090011250A

公开(公告)日：2009-02-02

申请号：KR1020070074649

申请日：2007-07-25

Applicant: 삼성전자주식회사

Inventor： 김두현 ,  박현상 ,  송준호

IPC: G11C11/41 ,  G11C7/10

CPC classification number: G11C11/413 ,  G11C7/1075 ,  G11C7/22 ,  G11C8/18

Abstract: A method and an apparatus for implementing a multi-port memory using a single port memory is provided to perform freely reading/writing functions for two or more input/output terminal pairs of a multi-port memory. A method for implementing a multi-port memory by using a single port memory includes a process for generating a mode signal for representing independently reading/writing operations for channels corresponding to multi-ports of the multi-port memory(132). The method further includes a process for perform sequentially a reading operation or a writing operation for each of the channels through a single port of the single port memory according to the generated mode signal(138).

Abstract translation: 提供一种用于使用单端口存储器实现多端口存储器的方法和装置，以对多端口存储器的两个或多个输入/输出端子对执行自由读取/写入功能。 通过使用单端口存储器来实现多端口存储器的方法包括用于产生用于表示对应于多端口存储器（132）的多端口的通道的独立读/写操作的模式信号的处理。 该方法还包括根据生成的模式信号（138），通过单端口存储器的单个端口顺序执行每个信道的读取操作或写入操作的过程。

公开(公告)号：KR100596982B1

公开(公告)日：2006-07-05

申请号：KR1020040106041

申请日：2004-12-15

Applicant: 삼성전자주식회사

Inventor： 박현상

IPC: G06F13/40 ,  G06F15/78

CPC classification number: G06F13/40

Abstract: 제1 버스 및 고속 동작하는 제2 버스로 이루어진 이중 계층 버스 구조를 가진 SOC 시스템은 제1 메모리, 고속 소용량의 제2 메모리, 적어도 하나의 제1 및 제2 모듈, 제1 및 제2 메모리 컨트롤러를 포함한다. 제1 모듈은 제1 버스에만 결합되어 제1 메모리와 제1 데이터를 송수신한다. 제1 메모리 컨트롤러는 제1 버스와 제1 메모리 사이에 결합되고, 제1 모듈과 제1 메모리간의 제1 데이터 송수신을 제어한다. 제2 모듈은 제1 버스 및 제2 버스에 모두 결합되고, 전송할 제2 데이터의 크기와 제2 메모리 용량에 기초하여 제2 데이터를 제1 버스를 액세스하여 제1 메모리로 전송하거나 제2 버스를 액세스하여 제2 메모리로 전송한다. 제2 메모리 컨트롤러는 제2 버스와 제2 메모리 사이에 결합되어 제2 모듈과 제2 메모리간의 제2 데이터 송수신을 제어한다. MPEG4 또는 JPEG 모듈과 같은 제2 모듈은 카메라 인터페이스와 같은 제1 모듈에서 수집한 영상 데이터를 저장하고 있는 제1 메모리로부터 영상 데이터를 읽어들인다. 제2 모듈에서는 읽어들인 영상 데이터를 이용하여 영상 압축 처리 및/또는 그래픽 처리를 수행하는 과정에서 필요한 소용량의 데이터를 제2 버스를 액세스하여 제2 메모리에 저장한다. 멀티미디어 데이터를 처리하는 SOC 시스템의 메모리 대역폭 요구량을 절감시킴으로써 멀티미디어 데이터 처리를 효율적으로 수행할 수 있다.

Abstract translation: 第一总线和具有由第二总线是第一存储器，所述第二存储器的一个高速小容量，第一和第二模块中的至少一个的双层总线结构的高速运行SOC系统中，第一和第二存储器控制器， 它包括。 第一模块仅耦合到第一总线并且向第一存储器发送和从第一存储器接收第一数据。 第一存储器控制器耦合在第一总线和第一存储器之间，并控制第一模块和第一存储器之间的第一数据传输/接收。 所述第二模块包括一个第一总线和耦合两个到所述第二总线，所述的第二数据的大小和所述第二至所述第二数据的所述第一总线的存储器访问的基础上，以发送或第二总线到第一存储器转移 并将其传输到第二个内存。 第二存储器控制器耦合在第二总线和第二存储器之间，以控制第二模块和第二存储器之间的第二数据传输/接收。 诸如MPEG4或JPEG模块的第二模块从存储从第一模块（例如相机接口）收集的图像数据的第一存储器读取图像数据。 第二模块在使用读取的图像数据执行图像压缩处理和/或图形处理的过程中访问第二总线并将小容量数据存储在第二存储器中。 通过减少用于处理多媒体数据的SOC系统的存储器带宽要求，可以高效地执行多媒体数据处理。

公开(公告)号：KR100498445B1

公开(公告)日：2005-07-01

申请号：KR1020020030291

申请日：2002-05-30

Applicant: 삼성전자주식회사

Inventor： 박현상 ,  박태환

IPC: H04N19/156 ,  H04N19/174

CPC classification number: H04N19/42 ,  H04N19/174 ,  H04N19/61

Abstract: 소비전력을 감소시킴과 동시에 성능을 향상시킬 수 있는 동영상 압축방법 및 압축장치가 개시된다. 상기 동영상 압축방법은 현재 프레임에서 하나의 슬라이스에 대한 파라미터를 출력하는 단계; 및 상기 파라미터에 응답하여 상기 하나의 슬라이스를 구성하는 각 마크로블록에 대하여 연속적으로 압축과 복원을 수행하고, 상기 하나의 슬라이스에 대한 압축과 복원이 종료되는 경우, 소정의 인터럽트신호를 출력하는 단계를 구비한다. 상기 파라미터는 상기 하나의 슬라이스를 구성하는 첫 번째 마크로블록의 주소, 이전 프레임에서 현재 처리되는 마크로블록에 대응되는 탐색영역의 주소 및 상기 하나의 슬라이스를 구성하는 마크로블록들의 수를 포함한다.

公开(公告)号：KR1020040065490A

公开(公告)日：2004-07-22

申请号：KR1020030002473

申请日：2003-01-14

Applicant: 삼성전자주식회사

Inventor： 박현상

IPC: H04N7/24 ,  H04N21/2183

CPC classification number: H04N19/174 ,  H04N19/423 ,  H04N19/433

Abstract: PURPOSE: A built-in memory device for compressing moving images is provided to comprise 13 slices when processing one frame, in order to reduce usage of a memory, thereby effectively compressing moving images with a smaller memory capacity. CONSTITUTION: Previous frame areas(PF(Y)) consist of 'N' slices of the first group. Restoration frame areas(DF(Y)) consist of 'K' slices of the second group. Moving image frame processing areas(CF(Y)) consist of current frame areas comprising 'M' slices of the third group. 'N' is a natural number, 'K' and 'M' are smaller than 'N'. In moving image frames where the current frame areas are inputted, slices for storing images to be currently compressed and slices for storing next images to be compressed are stored.

Abstract translation: 目的：提供一种用于压缩运动图像的内置存储器件，以在处理一帧时包括13个片段，以减少存储器的使用，从而有效地压缩具有较小存储容量的运动图像。 构成：前一帧区域（PF（Y））由第一组的“N”片组成。 恢复帧区域（DF（Y））由第二组的“K”片组成。 运动图像帧处理区域（CF（Y））由包括第三组的'M'切片的当前帧区域组成。 'N'是自然数，'K'和'M'小于'N'。 在输入当前帧区域的运动图像帧中，存储用于存储要被压缩的图像的切片和用于存储要压缩的下一图像的切片。

公开(公告)号：KR1020040040677A

公开(公告)日：2004-05-13

申请号：KR1020020068871

申请日：2002-11-07

Applicant: 삼성전자주식회사

Inventor： 박현상

IPC: H04N1/41

CPC classification number: H04N19/85 ,  H04N19/426

Abstract: PURPOSE: An image processing device for conversion between raster scan sequence image data and block scan sequence image data and a method therefor are provided to mutually convert image data between a raster scan sequence and a block scan sequence. CONSTITUTION: A camera processor(110) provides image data of a raster scan sequence having a horizontal resolution and a vertical resolution. A line memory(130) stores image data of a plurality of lines. An address generating block(120) generates a common read/write address with respect to the line memory(130). A JPEG(Joint Photographic Experts Group) engine(140) receives image data of a block scan sequence from the line memory(130).

Abstract translation: 目的：提供一种用于在光栅扫描序列图像数据和块扫描序列图像数据之间进行转换的图像处理装置及其方法，用于在光栅扫描序列和块扫描序列之间相互转换图像数据。 构成：相机处理器（110）提供具有水平分辨率和垂直分辨率的光栅扫描序列的图像数据。 行存储器（130）存储多行的图像数据。 地址生成块（120）相对于行存储器（130）产生公共读/写地址。 JPEG（联合图像专家组）引擎（140）从行存储器（130）接收块扫描序列的图像数据。

公开(公告)号：KR1020040010087A

公开(公告)日：2004-01-31

申请号：KR1020030020170

申请日：2003-03-31

Applicant: 삼성전자주식회사

Inventor： 박현상 ,  신선영

IPC: H04N1/387

CPC classification number: H04N1/32475 ,  H04N1/32358 ,  H04N2201/329

Abstract: PURPOSE: An image processing system and method are provided to reduce a line memory size and decrease power consumption of the image processing system. CONSTITUTION: An image processing system that carry out mutual conversion between raster format video data and block format video data includes a video data processor(100), FIFO memories(154,156,158), a multiplexer(160), a line buffer memory(180), and an image compressor(200). The video data processor provides video data including a luminance component and at least one color difference component in the raster format. The FIFO memories store corresponding video data components. The multiplexer multiplexes the video data components. The line buffer memory stores the output of the multiplexer. The image compressor receives the video data components in the block format from the line buffer memory and compresses the video data components.

Abstract translation: 目的：提供一种图像处理系统和方法，以减少线路存储器尺寸并降低图像处理系统的功耗。 构成：在光栅格式视频数据和块格式视频数据之间执行相互转换的图像处理系统包括视频数据处理器（100），FIFO存储器（154,156,158），多路复用器（160），行缓冲存储器（180） 和图像压缩机（200）。 视频数据处理器提供包括光栅格式的亮度分量和至少一个色差分量的视频数据。 FIFO存储器存储对应的视频数据组件。 复用器复用视频数据组件。 行缓冲存储器存储多路复用器的输出。 图像压缩器从线缓冲存储器接收块格式的视频数据分量并压缩视频数据分量。

公开(公告)号：KR101805629B1

公开(公告)日：2017-12-07

申请号：KR1020130051270

申请日：2013-05-07

Applicant: 삼성전자주식회사

Inventor： 문영수 ,  이시화 ,  김도형 ,  박현상

IPC: G06T5/00 ,  H04N5/217

CPC classification number: H04N5/2355 ,  G06T2207/20208 ,  H04N1/2145 ,  H04N5/232 ,  H04N5/23229 ,  H04N5/23267 ,  H04N5/23277 ,  H04N5/235

Abstract: 본발명의일 실시예에따른영상처리장치는이미지센서로부터영상(image)들이입력될때마다상기영상들을누적한영상데이터(image data)를생성하는어큐뮬레이터(accumulator); 상기어큐뮬레이터로부터출력되는상기영상데이터들을순차적으로저장하는메모리; 및상기메모리에저장된상기영상데이터들중에서적어도하나의영상데이터를이용하여최종영상을생성하는프로세서를포함한다.

Abstract translation: 根据本发明示例性实施例的图像处理设备包括：累积器，用于生成图像数据，其中每次从图像传感器输入图像时累积图像; 存储器，用于顺序存储从累加器输出的图像数据; 以及处理器，用于使用存储在存储器中的图像数据中的至少一个来生成最终图像。

公开(公告)号：KR1020130112213A

公开(公告)日：2013-10-14

申请号：KR1020120034432

申请日：2012-04-03

Applicant: 삼성전자주식회사

Inventor： 이우녕 ,  박현상 ,  류성영

IPC: G09G3/36

CPC classification number: G09G5/00 ,  G09G3/36 ,  G09G3/3688 ,  G09G2310/08 ,  G09G2330/06 ,  G09G2370/08

Abstract: PURPOSE: The prevent invention is provided to reduce a peak current and electromagnetic interference by dispersively outputting image data signals from carry information of a neighboring source driver. CONSTITUTION: A display device (100) comprises a display panel (110) comprising a plurality of pixels, a plurality of source drivers (SD1~SD4;121~124) which output an image data signal based on carry information delivered from a neighboring source driver, a plurality of gate drivers (GD1~GD4; 131~134) which output an image data signal and a timing controller (140) which sends a gate control signal.

Abstract translation: 目的：提供防止发明，通过从相邻源驱动器的进位信息分散输出图像数据信号来减小峰值电流和电磁干扰。 构成：显示装置（100）包括包括多个像素的显示面板（110），多个源驱动器（SD1〜SD4; 121〜124），其基于从相邻源发送的携带信息输出图像数据信号 驱动器，输出图像数据信号的多个栅极驱动器（GD1〜GD4; 131〜134）和发送栅极控制信号的定时控制器（140）。

公开(公告)号：KR1020120079321A

公开(公告)日：2012-07-12

申请号：KR1020110000549

申请日：2011-01-04

Applicant: 삼성전자주식회사

Inventor： 박현상

IPC: G09G3/36

CPC classification number: G09G3/3614 ,  G09G3/3688 ,  G09G2310/027 ,  G09G2310/0297 ,  G09G2330/023

Abstract: PURPOSE: A display driving circuit, a display device including the same, and a method for operating the display driving circuit are provided to reduce a die area and manufacturing costs by decreasing the number of switches in the display driving circuit. CONSTITUTION: A first switch unit(1230) includes m switch blocks(SWI1-SWIm) corresponding to m gradation voltages(V1-Vm). A buffer unit(1240) includes a first buffer part(1241) and a second buffer part(1242). The first buffer part includes m main buffers corresponding to the m gradation voltages. The second buffer part includes one or more sub-buffers. A second switch unit(1250) includes m switch blocks(SWO1-SWOm) corresponding to m data signals.

Abstract translation: 目的：提供一种显示驱动电路，包括该显示驱动电路的显示装置和用于操作显示驱动电路的方法，通过减少显示驱动电路中的开关数来减少芯片面积和制造成本。 构成：第一开关单元（1230）包括对应于m个灰度电压（V1-Vm）的m个开关块（SWI1-SWIm）。 缓冲单元（1240）包括第一缓冲部分（1241）和第二缓冲部分（1242）。 第一缓冲部分包括对应于m个灰度电压的m个主缓冲器。 第二缓冲器部分包括一个或多个子缓冲器。 第二开关单元（1250）包括对应于m个数据信号的m个开关块（SWO1-SWOm）。

公开(公告)号：KR1020090008745A

公开(公告)日：2009-01-22

申请号：KR1020070071951

申请日：2007-07-18

Applicant: 삼성전자주식회사

Inventor： 신범석 ,  박현상

IPC: H04N5/202 ,  H04N9/77

CPC classification number: H04N5/243 ,  G06T5/009 ,  G06T5/40 ,  H04N5/2351

Abstract: An apparatus and a method for equalizing a histogram are provided to obtain cumulative distribution necessary for histogram equalization by simple circuit configuration without a lot of registers. A histogram equalization apparatus comprises a memory(410) and an operation unit(420). The operation unit overwrites the first and second data read from the memory on a location of the second data of the memory(411.421). The operation unit comprises a register. The register stores and maintains the first data. The operation unit can add the first data and the second data outputted from the register. The operation unit comprises a multiplexer. The multiplexer outputs data having 1 according to a control signal and outputs the first data.

Abstract translation: 提供了用于均衡直方图的装置和方法，以通过简单的电路配置获得直方图均衡所需的累积分布，而不需要大量的寄存器。 直方图均衡装置包括存储器（410）和操作单元（420）。 操作单元在存储器的第二数据的位置上覆盖从存储器读取的第一和第二数据（411.421）。 操作单元包括一个寄存器。 寄存器存储和维护第一个数据。 操作单元可以添加从寄存器输出的第一数据和第二数据。 操作单元包括多路复用器。 复用器根据控制信号输出具有1的数据并输出第一数据。