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公开(公告)号：KR1019990050538A
公开(公告)日：1999-07-05
申请号：KR1019970069670
申请日：1997-12-17
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 광전송 시스템에서의 데이터 역다중화 장치에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은, 선형 또는 환형망에서 고속신호를 저속신호로 역다중화한 후에 AU 단위로 타임슬롯을 변경하여 분기 결합 처리가 가능한 종속신호 처리부로 전송하는 분기 결합형 광전송 시스템에서의 데이터 역다중화 장치를 제공하고자 함.
3. 발명의 해결방법의 요지
본 발명은, 고속의 광신호를 전기적 신호로 변환하고, 클럭을 추출하는 수신부; 수신된 클럭을 이용하여 전기적 신호를 역다중화하여 저속의 신호로 변환하는 역다중화부; 재생 및 다중 구간의 오버헤드를 처리하는 오버헤드 처리부; 수신된 출력 데이터를 제어신호에 따라 관리 유니트 단위로 타임슬롯을 변경하는 타임슬롯 변경부; 수신된 출력 데이터를 리타이밍하여 출력하는 출력부; 및 재생 및 다중 구간 오버헤드를 감시 처리하고, 감시제어신호를 출력하며, 제어신호를 타임슬롯 변경부로 전달하는 접속 수단을 포함한다.
4. 발명의 중요한 용도
본 발명은 광전송망 등에 이용됨.-
公开(公告)号：KR1019990042085A
公开(公告)日：1999-06-15
申请号：KR1019970062788
申请日：1997-11-25
IPC: H04Q11/00
Abstract: 본 발명은 도 1과 같이 입력 PCM 링크 In으로 들어오는 PCM 채널 M
1 , M
2 , ... , M
i 들이 출력 PCM 링크 Out의 임의의 타임 슬롯(T
1 ,T
2 ,...,T
o )으로 위치 바꿈 하여 나타날 수 있게 하는 종래의 타임슬롯 스위치의 개념을 확장한다.
즉, 도 2와 같이, 채널수가 r이고, 채널 데이타가 m 비트의 링크에 병렬로 분산 및 시분할 다중화되어 있는 경우에, 채널 데이타의 타임슬롯 위치를 변경할 수 있도록 하는 병렬 타임슬롯 교환에 관한 것으로, 특히, 고속의 채널 데이타의 교환에 효과적인 공간 분할 스위치를 병렬로 사용하여 타임슬롯 교환 기능을 구현하였다.-
公开(公告)号：KR100198430B1
公开(公告)日：1999-06-15
申请号：KR1019960062355
申请日：1996-12-06
IPC: H04B10/29
Abstract: 본 발명은 10Gb/s 동기식 광전송 시스템에 사용되는 STM-64 구간오버헤드 처리기에 관한 것으로서, 종래에는 155M급인 STM-1, 622M급인 STM-4와 2.5G급인 STM-16의 구간오버헤드를 삽입과 추출하는 기술로서 상기 구간오버헤드 처리기는 해당 구간오버헤드만을 처리해주므로 이들의 조합으로는 STM-64 구간오버헤드 삽입과 추출이 불가능하였으므로 상기 문제점을 해결하기 위해 본 발명은 ITU-T 표준 프레임 포멧인 STM-64 구간오버헤드를 처리해주는 주문형반도체(ASIC)로서 10G 용량인 STM-64신호의 전송을 위해서는 필수적이고 중계구간오버헤드의 삽입 및 추출, 다중구간오버헤드의 삽입 및 추출, 경보의 검출 빛 발생과 성능감시가 포함되어 있는 처리기를 사용하여 가격의 절감 및 전력소모의 감소는 물론 고속신호처리시 발생할 수 있는 타이밍 문제를 완화시킬 수 있 도록 내부 기능 동작을 모두 저속의 병렬 신호 형태로 수행하고 내부에서 사용되는 각종 회로블럭과, 기능블럭과, 레지스터와, 카운터외 입력 및 출력 핀들을 가능한 한 공유하도록 설계하여 사용 게이트 및 칩의 크기를 최소화하였고 가격 절감을 실현시켰다.
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公开(公告)号：KR100154568B1
公开(公告)日：1998-11-16
申请号：KR1019940036131
申请日：1994-12-23
IPC: H04N7/10
Abstract: 본 발명은 내부신호를 다중화하여 소정 속도의 데이터를 발생시키는 다중화수단(11); 및 다수의 가입자로부터 전송되는 저속의 소정 데이터를 내부신호로 역다중화하는 역다중화수단(12)을 구비하는 것을 특징으로 하여, 한 개의 155.52Mb/s의 신호로서 3 가입자가 사용가능하도록하였으며, 상향신호로는 25.92Mb/s로 속도를 낮추어 3 가입자가 공동으로 사용하게 함으로써 신호채널의 가용성을 높였을 뿐만 아니라 비용의 절감이 가능하도록 하는 효과가 있으며, 또한 다중화 및 역다중화장치를 하나로 묶었을 뿐만 아니라 3 가입자용을 한 개의 집적소자로 제작하여 신뢰성을 높일 수 있도록 함으로써, 비교적 소형화가 가능하도록 하는 효과가 있는 폰(PON) 광 케이블텔레비젼의 가입자 접속을 위한 다중/역다중화 장치에 관한 것이다.
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Patent Agency Ranking
公开(公告)号：KR100146859B1
公开(公告)日：1998-09-15
申请号：KR1019940034747
申请日：1994-12-16
IPC: H04N5/06
Abstract: 본 발명은 광케이블티브이(CATV) 분배 스위치에서 가입자 접속 장치로 제공되는 44.736㎒ 데이타와 종속 클럭 발생 장치에서 제공하는 44.736㎒ 클럭 사이의 위상 표동 성분을 보상하여 주는 비트 동기 장치에 관한 것으로, 회로 구성의 복잡성을 제거하여 소비 전력량을 줄이면서 입력 데이타의 중앙에 클럭의 상승 천이가 발생하도록 비트 동기를 실현하는 비트 동기 장치를 제공하기 위하여, 천이 시점을 진단하기 위한 클럭을 생성하는 클럭 생성 수단(11); 데이타를 래치한 후에 리타이밍하여 출력하는 데이타 래치 수단(12); 제어 신호를 출력하는 위상 검출 제어 수단(14); 제어 신호에 따라 데이타의 위상 천이 시점을 찬단하는 데이타 변화 위상 검출 수단(13); 안정된 데이타 신호의 재생이 가능한 위상을 가진 클럭을 선택하는 재생 클럭 선택 수단(15); 및 데이타를 안정되게 유지하는 출력 수단(16)을 구비하여 회로의 복잡성을 제거하여 고장이 적고, 유지보수가 쉽고, 경제적이며, 소비 전력을 크게 줄일 수 있는 효과가 있다.
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公开(公告)号：KR100133992B1
公开(公告)日：1998-04-22
申请号：KR1019940018164
申请日：1994-07-26
IPC: H04N7/10
Abstract: 본 발명은 시스템 클럭을 입력으로 하여 지연소자를 이용하여 90도의 위상차를 갖는 4개의 클럭을 생성하는 4상 클럭 생성부(301) ; 분배스위치로부터의 수신 신호를 입력데이타로 하고, 상기 4상 클럭 생성부(301)로부터 출력되는 4개의 클릭을 각각 90도의 위상차를 갖는 클럭으로 하여 각각 리타이밍된 4개의 출력 데이터를 발생하는 데이타 래치부(302) ; 시스템 클럭 및 4상 클럭을 입력받아 상기 데이터 래치부(302)로부터 출력되는 서로 위상이 다른 4개의 데이터를 다시 리타이밍하여 동일한 위상을 갖도록 하는 데이터 리타이밍부(303) ; 상기 데이터 리타이밍부(303)의 출력을 입력으로 하여 입력을 배타적 논리합 처리하는 데이터 천이 검출부(304) ; 상기 4상 클럭 생성부(301)의 클럭과 상기 데이터 천이 검출부(304)에서 리타이밍된 데이터를 입력받아 가장 적절한 클럭을 입력데이타 검출용 클럭으로 선택하여 출력하는 클럭선택부(305) ; 상기 시스템 클럭 및 분배스위치로부터 수신된 입력데이타와 상기 클럭 선택부(305)의 출력클럭을 이용하여 데이터를 검출한 후 이 데이타를 다시 시스템 클럭으로 리타이밍한 후 출력하는 데이터 리타이밍부(306)를 포함하여 이루어지는 것을 특징으로 하는 디지털 위상조정기에 관한 것으로, 다수개의 신호를 수신하는 경우에도 다수개의 시스템 클럭을 사용할 필요가 없고, 단순다중화시에 에러를 유발을 방지할 수 있으며, 클럭의 속도보다 빠른 동작의 소자를 요구하지 않아도 됨에 따라 하드웨어로 구현하기 위해서는 고가의 고속소자를 사용하지 않아도 되는 효과가 있다.
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公开(公告)号：KR1019970072795A
公开(公告)日：1997-11-07
申请号：KR1019960012040
申请日：1996-04-19
Abstract: 본 발명은 동기식 전송방식의 광전송 시스템에 있어서, 구간 수신기가 의도한 송신기에 계속해서 접속되고 있는지를 검증할 수 있는 순환 잉여검사를 이용한 중계 구간 추적 장치에 관한 것으로서, 장치의 동작모드를 출력하는 제1제어 수단(1) ; 외부로부터 입력된 프레임 클럭에 따라 계수하여 출력하는 제1프레임 계수 수단(2), 바이트 병렬 형태로 CRC-7 계산을 수행하는 CRC-7 인코딩 수단(3); 및 JO 송신 데이타를 프레임당한 바이트씩 출력하는 제1출력 수단(4)을 구비한 송신 장치와, 동작 모드와 추적클럭, 리셋신호 그리고, 클럭 신호(JO_clk)를 출력하는 제2제어 수단(5); 송신 장치로부터 송신된 J0 수신 바이트를 래치하는 데이타 래치수단(6); J0수신 바이트를 계수하여 출력하는 제2프레임 계수 수단(7); 바이트 병렬형태로 CRC-7계산 값을 디코딩하여 CRC-7계산 값과 에러 유무 신호를 출력하는 CRC-7 디코딩 수단(8); 및 외부로 J0 수신 데이타를 출력하는 제2출력 수단(9)을 구비한 수신 장치를 포함하여 구성되어 종래의 C1 바이트를 이용하여 STM식별기능을 구현한 장비와 연동하기 위하여 STM식별기능 및 중계 구간 추적 기능을 모두 수행할 수 있으며, 병렬로 CRC-7값을 계산하여 한 바이트 용량의 메모리만 필요하므로 매우 경제적인 효과가 있다.
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公开(公告)号：KR1019960006592A
公开(公告)日：1996-02-23
申请号：KR1019940018164
申请日：1994-07-26
IPC: H04N7/10
Abstract: 본 발명은 시스템 클럭을 입력으로 하여 지연소자를 이용하여 90도의 위상차를 갖는 4개의 클럭을 생성하는 4상 클럭 생성부(301) ; 분배스위치로부터의 수신 신호를 입력데이타로 하고, 상기 4상 클럭 생성부(301)로부터 출력되는 4개의 클릭을 각각 90도의 위상차를 갖는 클럭으로 하여 각각 리타이밍된 4개의 출력 데이터를 발생하는 데이타 래치부(302) ; 시스템 클럭 및 4상 클럭을 입력받아 상기 데이터 래치부(302)로부터 출력되는 서로 위상이 다른 4개의 데이터를 다시 리타이밍하여 동일한 위상을 갖도록 하는 데이터 리타이밍부(303) ; 상기 데이터 리타이밍부(303)의 출력을 입력으로 하여 입력을 배타적 논리합 처리하는 데이터 천이 검출부(304) ; 상기 4상 클럭 생성부(301)의 클럭과 상기 데이터 천이 검출부(304)에서 리타이밍된 데이터를 입력받아 가장 적절한 클럭을 입력데이타 검출용 클럭으로 선택하여 출력하는 클럭선택부(305) ; 상기 시스템 클럭 및 분배스위치로부터 수신된 입력데이타와 상기 클럭 선택부(305)의 출력클럭을 이용하여 데이터를 검출한 후 이 데이타를 다시 시스템 클럭으로 리타이밍한 후 출력하는 데이터 리타이밍부(306)를 포함하여 이루어지는 것을 특징으로 하는 디지털 위상조정기에 관한 것으로, 다수개의 신호를 수신하는 경우에도 다수개의 시스템 클럭을 사용할 필요가 없고, 단순다중화시에 에러를 유발을 방지할 수 있으며, 클럭의 속도보다 빠른 동작의 소자를 요구하지 않아도 됨에 따라 하드웨어로 구현하기 위해서는 고가의 고속소자를 사용하지 않아도 되는 효과가 있다.
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