-
公开(公告)号：KR100119907B1
公开(公告)日：1997-10-17
申请号：KR1019930026316
申请日：1993-12-03
IPC: H01L21/331
Abstract: A fabrication method of bipolar transistor is provided to improve movement speed using a silicide as a base electrode. The method comprises the steps of: forming an insulating layer(2) on a silicon substrate(1) used as collector for isolating an active region and forming a base single-crystal layer(3); defining an emitter-base region by patterning a silicide film(4); depositing an insulating layer(6) on the silicide film(4); and forming a base electrode by etching the insulating layer(6) and the silicide film(4) using a photo-resist film(5) as a mask. Thereby, it is possible to improve movement speed of bipolar transistor using a slicide as a base electrode for decreasing base resistance.
Abstract translation: 提供双极晶体管的制造方法，以使用硅化物作为基极来提高移动速度。 该方法包括以下步骤：在用作隔离有源区的集电体的硅衬底（1）上形成绝缘层（2）并形成基底单晶层（3）; 通过图案化硅化物膜（4）来限定发射极 - 基极区域; 在硅化物膜（4）上沉积绝缘层（6）; 以及使用光致抗蚀剂膜（5）作为掩模蚀刻绝缘层（6）和硅化物膜（4）来形成基极。 由此，可以提高使用切片机作为基极电阻降低基极电阻的双极晶体管的移动速度。
-
公开(公告)号：KR1019970004431B1
公开(公告)日：1997-03-27
申请号：KR1019930028270
申请日：1993-12-17
IPC: H01L21/331
Abstract: A fabrication method of bipolar transistors is provided to minimize an external base resistance using diffusion of indium ions. The method comprises the steps of: forming an emitter mesa and a base mesa by sequentially etching an emitter cap(6), emitter(5), buried base(4), collector and collector junction layer(2); forming a contact hole by etching an insulating layer(7); forming a resistance contact by depositing an emitter electrode(8) and a collector electrode(9) and annealing; opening the resistant contact; and diffusing an indium ions(10) to form an external base junction region(12) by annealing at low temperature. Using diffusion of indium ions(10), the resistance of external base junction region(12) is minimize.
Abstract translation: 提供双极晶体管的制造方法，以便使用铟离子的扩散来最小化外部基极电阻。 该方法包括以下步骤：通过依次蚀刻发射极帽（6），发射极（5），掩埋基底（4），集电极和集电极结层（2）形成发射极台面和基台面; 通过蚀刻绝缘层（7）形成接触孔; 通过沉积发射电极（8）和集电极（9）并退火形成电阻接触; 打开阻力接触; 以及通过在低温退火来扩散铟离子（10）以形成外部基极结区域（12）。 使用铟离子（10）的扩散，外部基极结区域（12）的电阻最小化。
-
公开(公告)号：KR1019960026418A
公开(公告)日：1996-07-22
申请号：KR1019940033902
申请日：1994-12-13
IPC: H01L21/328
Abstract: 본 발명은 에미터가 콜렉터보다 아래에 있는 쌍극자 트랜지스터에서 선택적 결정성장방법으로 베이스층을 형성하여 자기정렬 구조를 만들고, 에미터층으로서 규소다결정막을 증착하고 순차적으로 금속성 박막층을 증착하여 기계화 연마로 평탄화 시킨후, 기판에 직접 접합(direct bonding)시켜 에미터-베이스 접합면적을 최소화하고 얕은 접합계면을 형성시켜 전류이득 극대화를 이루며 베이스 전달시간이 감소하고 에미터 접합층의 측면저항을 최소화시킴으로써 고속 및 고주파 특성 등의 트랜지스터 성능 향상을 얻을 수 있다.
-
公开(公告)号：KR1019960026154A
公开(公告)日：1996-07-22
申请号：KR1019940032663
申请日：1994-12-03
IPC: H01L21/28
Abstract: 본 발명은 컴퓨터나 통신기기등의 차세대 고속 정보처리 시스템에 널리 이용되고 있는 고속 쌍극자 트랜지스터의 제조 방법에 관한 것으로써 콜렉터 전극인 매몰층을 저항이 매우 낮은 금속 실리사이드 박막으로 형성하는 쌍극자 트랜지스터용 콜렉터 제조 방법에 관한 것이다.
구체적으로 상술한 바와 같이 구성된 본 발명은 서브콜렉터를 저항이 매우 낮은 금속성 박막을 이용함으로써 콜렉터 기생저항을 극소화시켜 초고주파 응답특성이 매우 우수한 쌍극자 트랜지스터의 제작을 가능하게 하였고, 또한 실리콘 콜렉터를 기존의 LOCOS 방법이 아닌 식각에 의하여 정의하고 절연막을 형성함으로써 소자의 크기를 줄여 집적도를 크게 증가시킬 수 있는 쌍극자 트렌지스터용 콜렉터의 제조가 가능하게 되었다.
상기와 같은 결과로 인하여 고속 정보처리 및 저전력을 요하는 고속컴퓨터, 및 통신기기등 정보처리 시스템에서 실리콘 쌍극자 트랜지스터의 한계를 대폭 확장시켜서 실리콘 쌍극자 트랜지스터의 응용범위가 화합물 고속소자의 영역까지 확장되게 되었다.-
-
Patent Agency Ranking
公开(公告)号：KR1019950021230A
公开(公告)日：1995-07-26
申请号：KR1019930028269
申请日：1993-12-17
IPC: H01L21/331 , H01L29/73
Abstract: 본 발명은 선택적결정성장법을 이용한 쌍극자트랜지스터의 제조방법에 관한 것으로서, 종래기술에 있어 전류이득이 감소하고 얇은 베이스층을 형성하기가 어려운 문제점을 해결하기 위하여 본 발명에서는 소자격리가 완료된 웨이퍼의 전면에 베이스 박막(6), 에미터 박막(7)을 도포하고, 소정부분에 완충용절연막(8) 및 산화방지용절연막(9)을 형성하고(b), 상기 에미터 박막(7)의 측면에 측면절연막(10)을 형성하고, 상기 베이스박막(6)위에 베이스 전극용 박막(11)을 형성한 위에 감광막(12)을 제거한 후, 선택적으로 산화막(15,16)을 형성하며(e), 상기 완충용절연막(8) 및 산화방지용절연막(9)을 선택적으로 제거한 후 에미터접점을 형성하여 금속박막(20)을 형성하는(f)공정들을 제공함으로써 다양하게 베이스 박막와 에미터박막을 형성할 수 있고, 마스크 수를 줄일 수 있어 공정이 용이하고 상기 측면절연막(10)에 의해 에미터와 베이스간격이 결정되므로 정확하게 조절할 수 있다.
-
公开(公告)号：KR1019950008254B1
公开(公告)日：1995-07-26
申请号：KR1019920024459
申请日：1992-12-16
IPC: H01L29/80
Abstract: The method reduces the surface recombination of base current by forming a guiding layer of a precise thickness. The method comprises the steps of: forming an emitter mesa struture of n+-type GaAs layer on the n--type AlGaAs layer; forming a base mesa structure of p+-type GaAs layer on the n--type GaAs layer; and including an AlGaAs guiding layer (12) which is formed by the implantation of aluminum into the surface of the base mesa structure.
Abstract translation: 该方法通过形成精确厚度的引导层来减小基极电流的表面复合。 该方法包括以下步骤：在n型AlGaAs层上形成n +型GaAs层的发射极台面; 在n型GaAs层上形成p +型GaAs层的基台面结构; 并且包括通过将铝注入基底台面结构的表面而形成的AlGaAs导向层（12）。
-
-
-
公开(公告)号：KR1020170089352A
公开(公告)日：2017-08-03
申请号：KR1020160009653
申请日：2016-01-26
Applicant: 한국전자통신연구원
CPC classification number: H04W12/10 , G06F21/572 , H04L9/006 , H04L9/3247
Abstract: 본발명은가상화시스템에서수행하는무결성검증방법에관한것으로, 구체적으로무결성검증방법은이동장치로부터무결성검증을위한보안키를수신하고, 수신한보안키를이용해가상화시스템내 검사대상에대한무결성검증정보에따른검사대상에대한무결성을검증하는방법을제안한다.
Abstract translation: 更具体地，完整性验证方法包括从移动设备接收用于完整性验证的安全密钥，并且使用接收到的安全密钥验证虚拟化系统中的检查对象的完整性 并验证被测对象的完整性。
-
-
-
-
-
-
-
-
-
Search Results
74
records
(took 0.021 seconds)
