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公开(公告)号：KR100194805B1
公开(公告)日：1999-06-15
申请号：KR1019950055876
申请日：1995-12-23
IPC: H04L7/033
Abstract: 본 발명은 디지틀 위상차 검출기에 관한 것으로, 주피수 편차를 이용한 디지틀 위상차 검출기를 제공하기 위하여, 시스템 클럭의 동기용 기준 클럭에 대한 주파수 편차 정보를 최대 허용 주파수 편차 범위내에서만 검출하고, 검출된 주파수 편차 정보가 유효한지 여부를 판별하여 최대 허용 주파수 편차내의 주파수 편차 정보와 해당 주파수 편차 정보의 유무효 신호만을 위상차 정보로 프로세서로 공급하도록 구성하여 디지틀 논리 소자만으로 회로의 구현이 가능하기 때문에 반도체 집적화가 가능하고, 계수기 하나로 주파수 편차와 주파수 편차의 방향을 동시에 검출할 수 있게 함으로써 회로의 구성이 간단히 간단하며, 위상차 정보량을 최소화시킴으로써 프로세서에 위상차 정보로 인한 과부하가 걸리는 것을 방지하는 효과가 있다.
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公开(公告)号：KR1019990024607A
公开(公告)日：1999-04-06
申请号：KR1019970045822
申请日：1997-09-04
IPC: H03L7/08
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 디지털 위상 고정 루프의 동기 제어 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 디지털 위상 고정 루프가 입력 동기 기준 클럭의 상태 변화에 대해 안정적으로 루프 클럭을 출력할 수 있도록 하고, 다중화된 디지털 위상 고정 루프의 출력 클럭의 위상을 일치시키는 위상 동기 루프의 동기 제어 방법을 제공하는데 그 목적이 있음.
3. 발명의 해결방법의 요지
본 발명은, 종래의 디지털 위상 고정 루프에서 사용하던 동작 모드이외에 중간 천이 모드를 추가하여 동기 기준 클럭이 순간적으로 나빠지는 경우에 동작 모드의 변경으로 인한 위상 고정 루프의 출력 클럭의 급격한 변화를 방지하여 클럭의 안정도가 저하되는 것을 방지하고, 다중화된 위상 고정 루프의 출력 클럭의 위상들을 일치시켜 출력 클럭들 사이에 발생 가능한 간섭 현상을 배제할 수 있다.
4. 발명의 중요한 용도
본 발명은 디지털 위상 동기 루프의 동기 제어에 이용됨.-
公开(公告)号：KR100153952B1
公开(公告)日：1998-11-16
申请号：KR1019950050868
申请日：1995-12-16
IPC: H04L7/033
CPC classification number: H04L7/0338
Abstract: 본 발명은 고속으로 전송되는 2진 데이터 비트에 대하여 리타이밍 클럭 펄스와 데이터 비트의 지연 차이로 인한 정적 스큐(Static skew)와 시간과 온도의 변화에 따른 동적 스큐(Dynamic skew)가 존재하더라도 데이터를 안정적으로 리타이밍 할 수 있는 고속 디지털 데이터 리타이밍 장치에 관한 것으로, 외부에서 입력되는 클럭 펄스를 생성하는 다중 위상 클럭 펄스 생성 수단 ; 상기 다중 위상 클럭 펄스 생성 수단에서 생성한 다중 위상 클럭 펄스를 입력하여 n개의 다중 위상 클럭 펄스 중에서 외부에서 입력되는 데이터 비트 간격의 중앙에 근접하여 천이가 발생되는 클럭 펄스 1개 이상 선택하기 위한 제어 신호를 출력하는 리타이밍 클럭 펄스 선택 신호 생성 수단 ; 상기 다중 위상 클럭 펄스 생성 수단의 다중 위상 클럭 펄스와 상기 리타이밍 클럭 펄스 선택 신호 생성 수단의 리타이밍 클럭 펄스 선택 신호를 입력으로 받아 외부에서 입력된 데이터 비트 간격의 중앙에서 리타이밍 클럭 펄스의 천이가 발생하도록 리타이밍 클럭 펄스를 합성하는 리타이밍 클럭 펄스 합성 수단 ; 상기 리타이밍 클럭 펄스 합성 수단의 합성된 리타이밍 클럭 펄스를 이용하여 외부에서 입력된 데이터를 리타이밍하는 데이터 리타이밍 수단을 구비하는 것을 특징으로 한다.
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公开(公告)号：KR1019980026381A
公开(公告)日：1998-07-15
申请号：KR1019960044804
申请日：1996-10-09
IPC: H03L7/00
Abstract: 본 발명은 위상 동기루프(Phase Locked Loop, PLL) 동기회로의 입력클럭에 대한 출력클럭의 동기상태 및 위상 동기루프 동기회로의 출력 클럭펄스의 파형을 감시할 수 있도록 하기 위한 것으로서, 위상 동기루프 동기회로 입력클럭과 출력클럭을 입력하여 출력클럭에 대한 입력클럭의 위상관계를 신호레벨로 감지하여 출력하는 위상 검출기와, 상기 위상 검출기가 출력하는 위상관계를 나타내는 신호를 입력하여 신호레벨에 변동이 발생할 경우 변동횟수를 계수하고 계수한 값과 기준 설정값을 비교하여 위상변동 검출신호를 출력하며 계수한 값이 기준 설정값과 같게 되면 하기의 신호유지 및 리셋기로부터 리셋신호를 입력하여 계수기 출력값을 초기 상태로 리셋하는 계수 및 비교기와, 상기 계수 및 비교기가 출력하는 위상변동 검출신호를 입력하여 신호� �� 일정 시간동안 유지시켜 출력하며, 계수기가 계수한 값이 기준 설정값과 같게 되는 경우에는 리셋신호를 발생시켜 상기 계수 및 비교기 내의 계수기를 리셋하는 신호유지 및 리셋기와, 위상 동기루프 동기회로의 입력클럭을 입력하여 장애를 감시하고 출력하는 입력클럭 감시기 및 상기 신호유지 및 리셋기의 출력과 상기 입력클럭 감시기의 출력을 각각 입력한 후 이를 논리연산하여 위상 동기루프 동기회로의 동기상태 신호를 발생시키는 동기 상태신호 발생기로 구성된 것을 특징으로 하고 있다.
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公开(公告)号：KR1019980026380A
公开(公告)日：1998-07-15
申请号：KR1019960044803
申请日：1996-10-09
IPC: H04L12/933 , H04L12/801
Abstract: 본 발명은 ATM(Asynchronous Transfer Mode) 기술을 적용한 스위치에서의 공통 메모리 상태를 주기적 감시 방법 및 인터럽트 처리 방식에 의하여 제어하는 방법에 관한 것으로서, 종래기술의 교환 시스템에서 입력되는 데이타는 스위치에서 교환되는 과정에서 일시 저장되는 과정 없이 미리 정해진 회선으로 데이타를 출력하였지만, 본 발명에서는 ATM을 기반으로 하는 스위치에서 입력되는 데이타를 공통 메모리의 상태에 따라 제어하기 위해, ATM스위치로 입력되는 데이타 셀을 목적하는 곳으로 라우팅하기 위하여 그 데이타 셀을 임시 저장하는 SMEA내 공통 메모리(CM)의 상태 제어방법에 있어서, 공통 메모리의 주기적 감시에 의해 임계 상태에 도달할 경우 상위 프로세서의 운용 프로세스에 과도한 셀의 송신 자제 요청을 하는 과정과; 이 요청에도 불구하고 공통 메모리가 주기적 감시에 의해 포화 상태에 도달할 경우 포화 상태 인터럽트를 발생하는 과정과; 및 그 발생된 포화 상태 인터럽트를 수신하여 공통 메모리의 포화 상태를 주기적으로 감시하여 계속 포화 상태일 경우 상위 운용 프로세스에게 과도한 셀의 송신 금지를 요청하는 과정으로 이루어져, 공통 메모리의 상태를 제어하는 것이다.
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Patent Agency Ranking
公开(公告)号：KR1019970031294A
公开(公告)日：1997-06-26
申请号：KR1019950039428
申请日：1995-11-02
IPC: H03K3/35
Abstract: 본 발명은 논리회로를 사용하여 집적회로로 구성된 VCO의 주기를 반주기만 제어하여 VCO의 이득을 작게한 링 전압 제어 발진기를 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 혼합 및 반전 수단(25)과, 논리회로 수단(26)과, 지연 및 반전 수단(22)과, 제 1지연수단(21)과, 제 2 지연수단(23)과, 제 3 지연수단(24)을 구비하여, 발진 주기를 구성하는 논리레벨 High의 펄스 폭과 논리레벨 Low의 폭 중에 논리레벨 High 또는 논리레벨 Low의 펄스 폭만을 제어함으로써 VCO 이득을 종래의 것보다 반으로 줄일 수 있고, VCO 구성 수단에 간단한 조합 논리회로를 사용함으로써 VCO를 논리적으로 제어할 수 있다.-
公开(公告)号：KR1019970008806B1
公开(公告)日：1997-05-29
申请号：KR1019940035048
申请日：1994-12-19
IPC: H03L7/00
Abstract: A frequency synchronization and clock selection apparatus performs a role of a frequency synchronization apparatus, and performs a function of a clock selector. The apparatus includes: a plurality of comparison means(21,22) for comparing a period; a plurality of frequency comparison gain limiter(23) for setting an output period according to a period of a latch clock pulse; frequency synchronization state output means(25,26) for displaying a synchronization state; a first divider(27) for dividing a clock; a second divider(28) for dividing a clock; a frequency comparison output control means(29,210) for generating a current gain control signal; a reference frequency synchronization monitoring means(211) for monitoring a synchronization of a system; a reference frequency synchronous state output means(212) for indicating a synchronous state; frequency state comparators(213,214) for generating a difference of the output pulse number; a frequency selection control means(215) for controlling a frequency synchronization; a frequency selection monitoring means(216,217) for selecting a reference clock pulse having a proper synchronization; a LPF and integrator(218); and a voltage-controlled oscillator(219).
Abstract translation: 频率同步和时钟选择装置执行频率同步装置的作用，并执行时钟选择器的功能。 该装置包括：多个比较装置（21,22），用于比较一个周期; 多个频率比较增益限制器（23），用于根据锁存时钟脉冲的周期设置输出周期; 用于显示同步状态的频率同步状态输出装置（25,26）; 用于分割时钟的第一分频器（27） 用于分配时钟的第二分频器（28）; 用于产生电流增益控制信号的频率比较输出控制装置（29,210）; 用于监视系统的同步的参考频率同步监视装置（211）; 用于指示同步状态的参考频率同步状态输出装置（212）; 频率状态比较器（213,214），用于产生输出脉冲数的差; 用于控制频率同步的频率选择控制装置（215）; 用于选择具有适当同步的参考时钟脉冲的频率选择监视装置（216,217）; LPF和积分器（218）; 和压控振荡器（219）。
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公开(公告)号：KR1019960027357A
公开(公告)日：1996-07-22
申请号：KR1019940032593
申请日：1994-12-02
IPC: H03L7/083
Abstract: 본 발명은 NRZ 데이타 천이밀도의 변화가 광범위한 고속의 NRZ 데이타 비트동기 장치에 있어서, 일정 범위이내까지 주파수동기를 맞추어 저역여파기 또는 적분기가 최대 또는 최소 값을 출력하지 않도록 한 다음 위상동기와 주파수동기를 함께 맞추는 방식을 사용하여 외부 기준클럭펄스의 주파수의 배수에 동기되게 전압제어발진기를 발진시킴으로써 불안정한 주파수 안정도를 갖는 전압제어발진기(반도체 집적회로 전압제어발진기)를 사용할 수 있을 뿐만 아니라 고속으로 입력되는 데이타비트에서 천이가 적게 발생하더라도 데이타와 클럭을 안정되게 복구하는(recovery) 다단제어구조를 갖는 고속비트동기장치에 관한 것으로서, 위상 비교 수단(21), 제1위상 및 주파수 비교 이득 제한 수단(22), 주파수 비교 수단(23), 제2위상 및 주파수 비교 이득 제한 수 단(24), 주파수 동기신호 검출 수단(25), 위상차 출력 제어 수단(26), 저역 여파 또는 적분 수단(27), 전압 제어 발진 수단(28), N분주 수단(29)을 구비하는 것을 특징으로 한다.
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公开(公告)号：KR1019960027339A
公开(公告)日：1996-07-22
申请号：KR1019940032866
申请日：1994-12-05
IPC: H03K21/00
Abstract: 본 발명은 홀수 분주회로에 관한 것으로, 클럭 펄스의 상승 천이와 하강 천이를 모두 이용하여 정확한 50퍼센트의 듀티 사이클을 갖는 홀수 분주 펄스를 발생시키고 고속으로 동작하는 홀수 분주회로를 제공하기 위하여, 반전/비반전 클럭 펄스와 리셋 신호로 입력을 지연하는 제1지연 수단(201,202); 반전/비반전 클럭 펄스와 리셋 신호로 상기 제1지연 수단(201,202)의 출력을 지연하는 적어도 하나 이상의 제1지연 확장 수단(203,204); 상기 제1지연 수단(201,202)과 제1지연 확장 수단(203, 204)의 출력을 논히합하여 출력하는 논리합 연산수단(209); 반전/비반전 클럭 펄스와 리셋 신호로 상기 논리합 수단(209)의 출력을 지연하는 제2지연 수단(205,206); 반전/비반전 클럭 펄스와 리셋 신호로 상기 제2지연 수단(205,206)의 출력을 지연하는 적어도 하나 이상의 제2지연 확장 수단(207,208) 및 상기 제2지연 수단(204,205)과 제2지연 확상 수단(207,208)의 출력을 부정논리합하여 상기 제1지연 수단(201,202)의 입력으로 궤환하는 부정논리합 연산 수단(210)을 구비하여 듀티 사이클이 정확하고 집적화가 가능하여 경제적인 효과가 크다.
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