公开(公告)号：JP2012523646A

公开(公告)日：2012-10-04

申请号：JP2012504708

申请日：2010-03-30

Applicant: サンディスク テクノロジーズ インコーポレイテッドSanDisk Technologies,Inc.

Inventor： ウォル アヌバッブ クワンデル ,  ニーマ モクレシー ,  ダナ リー

IPC: G11C16/02 ,  G11C16/04

CPC classification number: G11C16/16 ,  G11C11/5635

Abstract: Techniques are disclosed herein for erasing non-volatile memory cells. The memory cells are erased using a trial erase pulse. A suitable magnitude for a second pulse is determined based on the magnitude of the trial erase pulse and data collected about the threshold voltage distribution after the trial erase. The second erase pulse is used to erase the memory cells. In one implementation, the threshold voltages of the memory cells are not verified after the second erase. Soft programming after the second erase may be performed. The magnitude of the soft programming pulse may be determined based on the trial erase pulse. In one implementation, the memory cells'threshold voltages are not verified after the soft programming. Limiting the number of erase pulses and soft programming pulses saves time and power. Determining an appropriate magnitude for the second erase pulse minimizes or eliminates over-erasing.

公开(公告)号：JP5813014B2

公开(公告)日：2015-11-17

申请号：JP2012552134

申请日：2011-02-07

Applicant: サンディスク テクノロジーズ インコーポレイテッド ,  SanDisk Technologies,Inc.

Inventor： ウー チャールズ ハング シアング

IPC: H01L25/07 ,  H01L25/18 ,  H01L25/065

CPC classification number: G11C5/06 ,  H01L24/49 ,  H01L24/85 ,  H01L25/0657 ,  H01L2224/05554 ,  H01L2224/05599 ,  H01L2224/45015 ,  H01L2224/45144 ,  H01L2224/48091 ,  H01L2224/48145 ,  H01L2224/4911 ,  H01L2224/85 ,  H01L2224/85399 ,  H01L2225/06506 ,  H01L2225/0651 ,  H01L2225/06562 ,  H01L24/45 ,  H01L2924/00014 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01023 ,  H01L2924/01033 ,  H01L2924/01057 ,  H01L2924/01079 ,  H01L2924/014 ,  H01L2924/181

公开(公告)号：JP5558464B2

公开(公告)日：2014-07-23

申请号：JP2011517495

申请日：2009-07-02

Applicant: サンディスク テクノロジーズ インコーポレイテッドSanDisk Technologies,Inc.

Inventor： ダナ リー ,  ヘンリー チン ,  ジェームス カイ ,  タカシ ホイットニー オリモト ,  ヴィノード アール． プラヤス ,  ジョージ マタミス

IPC: H01L21/336 ,  H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC classification number: H01L27/115 ,  H01L21/28273 ,  H01L27/11521 ,  H01L29/42324

公开(公告)号：JP5467107B2

公开(公告)日：2014-04-09

申请号：JP2011526944

申请日：2009-09-09

Applicant: サンディスク テクノロジーズ インコーポレイテッドSanDisk Technologies,Inc.

Inventor： 達 三輪 ,  ゲルト ヤン ヘミンク

IPC: G11C16/02 ,  G11C16/04

CPC classification number: G11C11/5628 ,  G11C16/3418 ,  G11C2211/5621

公开(公告)号：JP5444355B2

公开(公告)日：2014-03-19

申请号：JP2011527874

申请日：2009-09-09

Applicant: サンディスク テクノロジーズ インコーポレイテッドSanDisk Technologies,Inc.

Inventor： モハン ブイ． ドゥンガ ,  政昭 東谷

IPC: G11C16/06 ,  G11C16/02 ,  G11C16/04

CPC classification number: G11C11/5642 ,  G11C7/04 ,  G11C16/26

公开(公告)号：JP5405556B2

公开(公告)日：2014-02-05

申请号：JP2011286244

申请日：2011-12-27

Applicant: サンディスク テクノロジーズ インコーポレイテッドSanDisk Technologies Inc.

Inventor： コンリー、ケビン ,  チャン、ロバート ,  ジー． ブリューワー、ウェス ,  ボーン、エリック ,  シダー、ヨーラン

IPC: G06F12/00 ,  G06F3/06 ,  G06F3/08 ,  G06F12/08 ,  G06F13/10 ,  G06K19/07 ,  G11C8/20

CPC classification number: G06F3/0643 ,  G06F3/0619 ,  G06F3/0679

公开(公告)号：JP5250112B2

公开(公告)日：2013-07-31

申请号：JP2011522097

申请日：2009-07-17

Applicant: サンディスク テクノロジーズ インコーポレイテッドSanDisk Technologies,Inc.

Inventor： ディーパンシュ ダッタ ,  ジェフリー ダブリュー． ルッツェ ,  インダ ドン ,  ヘンリー チン ,  徹 石垣

IPC: G11C16/02 ,  G11C16/04 ,  G11C16/06

CPC classification number: G11C11/5642 ,  G11C16/0483 ,  G11C16/24 ,  G11C16/3418

公开(公告)号：JP2013512531A

公开(公告)日：2013-04-11

申请号：JP2012540131

申请日：2010-11-22

Applicant: サンディスク テクノロジーズ インコーポレイテッドSanDisk Technologies,Inc.

Inventor： ヤン リ ,  アヌバッブ クワンデルウォル

IPC: G11C16/02 ,  G11C16/04 ,  G11C16/06

CPC classification number: G11C16/0483 ,  G11C11/5628 ,  G11C16/10 ,  G11C16/3418 ,  G11C16/3427

Abstract: 記憶素子のプログラムの間、プログラム速度の上昇及び閾値電圧分布の拡大を避けるために、チャネル−フローティングゲート結合効果が補償される。 選択記憶素子が目標データ状態の目標検証レベルよりも低い検証レベルに達するまでは、選択記憶素子のビットラインを接地させ、その後、プログラム速度が減速するように、そのビットラインをフロートさせることによって、プログラム速度を調整することができる。 フローティングをトリガーする検証レベルは、目標データ状態よりも一つ又はさらに下のデータ状態の目標検証レベルとすることができる。 あるいは、フローティングをトリガーする検証レベルは、目標データ状態のオフセット検証レベルでもよい。 任意であるが、ビットラインをフロートする前にその電圧を上昇させ、低速プログラムモードに入ってもよく、その場合は二段階の減速が行われる。

公开(公告)号：JP5159790B2

公开(公告)日：2013-03-13

申请号：JP2009544258

申请日：2007-12-27

Applicant: サンディスク テクノロジーズ インコーポレイテッドSanDisk Technologies,Inc.

Inventor： ニーマ モクレシー

IPC: G11C16/02 ,  G11C16/04 ,  G11C16/06

CPC classification number: G11C11/5642 ,  G11C16/0483 ,  G11C16/26 ,  G11C16/3418 ,  G11C16/3427 ,  G11C29/00 ,  G11C2211/5646

公开(公告)号：JP2013503413A

公开(公告)日：2013-01-31

申请号：JP2012526872

申请日：2010-08-23

Applicant: サンディスク テクノロジーズ インコーポレイテッドSanDisk Technologies,Inc.

Inventor： マン ムイ ,  インダ ドン ,  ビン レ ,  ディーパンシュ ダッタ

IPC: G11C16/02 ,  G11C16/04 ,  G11C16/06

CPC classification number: G11C11/5628 ,  G11C16/0483 ,  G11C16/10 ,  G11C16/3418 ,  G11C16/3427

Abstract: Partial speed and full speed programming are achieved for a non-volatile memory system. During a program operation, in a first time period, bit lines of storage elements to be inhibited are pre-charged, while bit line of storage elements to be programmed at a partial speed and bit lines of storage elements to be programmed at a full speed are fixed. In a second time period, the bit lines of storage elements to be programmed at the partial speed are driven higher, while the bit lines of storage elements to be inhibited are floated and the bit line of storage elements to be programmed remain fixed. In a third time period, the bit lines of storage elements to be inhibited are driven higher while the bit lines of the storage elements to be programmed at the partial speed or the full speed are floated so that they couple higher.