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公开(公告)号：KR1019980045028A
公开(公告)日：1998-09-15
申请号：KR1019960063185
申请日：1996-12-09
Applicant: 한국전자통신연구원 , 주식회사 와이즈파워
IPC: H01L29/74
Abstract: 본 발명은 규소/규소게르마늄 쌍극자 트랜지스터 제조방법에 관한 것으로서, 소자격리 및 컬렉터가 형성된 반도체 기판상에 하부 질화막, 산화막, 다결정규소막 및 상부 질화막을 연속적으로 도포하고, 에미터 마스크를 사용하여 상부 질화막과 다결정규소막을 연속적으로 건식 식각한 후 측벽 질화막을 형성하고, 산화막을 선택적 습식 식각하여 측면 베어스링커 개구를 형성하고, 베이스링커 개구를 다결정규소로 매몰하고, 베이스링커의 개구에 매몰될 다결정구소막을 산화시킨 후 선택적 습식식각에 의하여 산화막을 제거하고 노출된 하부 질화막을 제거한 후 노출된 표면에 베이스막으로 규소/규소게르마늄을 성장하고, 규소/규소게르마늄막상에 에미터를 형성하므로써, 웨이퍼내에서 균일한 특성을 갖고 속도 특성이 우수한 자기정렬 규소/규소� ��르마늄 쌍극자 트랜지스터 제조방법이 개시된다.
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公开(公告)号：KR100137671B1
公开(公告)日：1998-06-01
申请号：KR1019940033903
申请日：1994-12-13
IPC: H01L21/328
Abstract: 본 발명은 SOI(Silicon On Insulator)기판에 관한 것으로서, 보다 상세하게는 선택적 박막성장법(selective epitaxial growth)과 직접기판접합(direct wafer bonding)을 이용하여 활성영역이 격리된 SOI기판을 제조하는 방법과 이 SOI기판을 이용하여 자기정렬 바이폴라 트랜지스터를 제조하는 방법에 관한 것이다.
본 발명의 SOI 기판은 직접본딩(direct bonding)된 접합기판의 전면에 형성된 제2절연층과, 상기 제2절연층 상부에 형성되어 평탄화된 제1절연층과 활성층을 구비하고, 상기 활성층(31)은 제1절연층(23a)에 의해 격리된다.
본 발명의 자기정렬 바이폴라 트랜지스터는 소자격리된 SOI기판의 활성층을 매몰 콜렉터로 이용하여 제작된다.-
公开(公告)号：KR1019970054343A
公开(公告)日：1997-07-31
申请号：KR1019950052691
申请日：1995-12-20
IPC: H01L29/70
Abstract: 본 발명은 규소／규소게르마늄 쌍극자 트랜지스터 제조방법에 관한 것으로서, 제1전도층, 제2전도층, 제3전도층이 순차적으로 형성되고 소자격리가 형성된 반도체 기판 상에 규소／규소게르마늄을 소정 두께로 성정하는 제1단계와; 상기 제2단계의 성장된 규소／규소게르마늄 위에 제1절연막, 금속성 실리사이드, 제2절연막을 순차적으로 도포하는 제2단계와; 상기 베이스 전극으로 사용되는 금속성 실리사이드와 규소／규소게르마늄을 연결하기 위하여 마스크를 사용하여 상기 제2절연막, 금속성 실리사이드 및 제1절연막을 연속적으로 식각한 후 제4전도층을 형성하는 제3단계와; 상기 에미터 영역상에 있는 제2절연막과 금속성 실리사이드막을 제거하고 측벽다결정규소를 형성한 후, 상기 노출된 제4전도층 및 측벽다결정규소를 선택적으로 산화하여 산화막을 형성 시킴으로써 에미터－베이스를 절연하는 제4단계와; 상기 에미터상에 노출된 제1절연막을 식각한 후 제5전도층을 형성하는 제5단계와; 절연막을 도포하고 접촉구멍을 형성한 다음 금속배선 공정을 하는 제6단계를 포함하여 수행되며, 금속성 실리사이드막을 비활성 베이스 전극으로 사용하므로 비활성 베이스 전극 및 전송선의 저항이 감속하고 최대 진동주파수가 증가하게 되며, 자기정렬 구조임에 따라 차단주파수가 증가하고, 또한, 금속성 실리사이드와 다결정규소 측면에서 접합하므로 열처리에 의한 계면 요출이 금속성 실리사이드와 하부의 규소／규소게르마늄 계면에 생기지 않고 금속성 실리사이드와 다결정규소 측면에 접합하므로 열처리에 의한 계면 요출이 금속성 실리사이드와 하부의 규소／규소게르마늄 계면에 생기지 않고 금속성 실리사이드와 다결정 규소 측면에 생기게 되고, 비활성 베이스 전극이 절연막에 의하여 샌드위치되므로 저항이 균일하게 되어 양산성 있 집적회로에 적용될 수 있는 효과가 있다.
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公开(公告)号：KR1019970052567A
公开(公告)日：1997-07-29
申请号：KR1019950055092
申请日：1995-12-23
IPC: H01L21/328
Abstract: 본 발명은 베이스 전극을 선택적 금속 실리사이드 단결정 성장하여 저저항의 베이스 전극을 형성하고 에미터와 베이스가 자기 정렬되게 함으로써 베이스 기생저항을 크게 감소시킨 바이폴러 트랜지스터 제조방법에 관한 것으로서, 그 특징은 자기정렬 바이폴러 트랜지스터의 제조공정에 있어서, 실리콘 기판에 고농도의 불순물을 이온주입하여 서브컬렉터를 형성시키는 제 1 과정과, 컬렉터를 다결정 성장시키는 제 2 과정과, 소자격리를 위한 산화막을 형성시키는 제 3 과정과, 고농도의 불순물을 이온주입하여 컬렉터 싱커를 형성시키는 제 4 과정과, 베이스 박막을 형성시키는 제 5 과정과, 산화막과 질화막과 산화막을 도포하는 제 6 과정과, 산화막과 질화막과 산화막을 식각하는 제 7 과정과, 비활성 베이스 영역을 고농도의 붕소로 도핑함으로써 금 실리사이드와의 오옴 저항을 작게 하는 제 8 과정과, 금속 실리사이드 박막을 선택적으로 단결정 성장시키는 제 9 과정과, 실리콘을 상기 금속 실리사이드 박막 위에 연속하여 단결정 성장시키는 제 10 과정과, 산화막을 식각하여 제거하고 단결정 성장된 실리콘으로 저온에서 열산화하여 산화막을 형성시키는 제 11 과정과, 산화막을 도포하고 다시 식각하여 측벽막을 형성하는 제 12 과정과, 질화막과 산화막을 차례로 식각하여 측벽만을 완성하는 제 13 과정과, 에미터 전극인 다결정 실리콘을 도포하고 불순물을 첨가하는 제 14 과정과, 식각하여 에미터를 형성하는 제 15 과정과, 절연막을 전면에 도포하고 에미터 접합을 형성하기 위한 열처리를 행하는 제 16 과정과, 절연막을 식각하여 금속접촉 부분을 정의하는 제 17 과정 및 금속을 증착하고 식각하 소자를 완성하는 제 18 과정을 포함하는 데에 있으므로, 본 발명은 비활성 베이스로 금속 샐리사이드 박막을 사용하기 때문에 소자의 기생 베이스 저항이 작으며, 에미터와 베이스를 자기정렬시킴으로써 재현성이 높고 소자의 크기를 줄여 집적도를 높일 수 있고, 비활성 베이스로 금속 실리사이드 박막을 단결정으로 성장시키기 때문에 금속 실리사이드(metal salicide) 형성공정에 의해 제조된 것보다 실리콘과 금속 실리사이드 계면의 고온반응에 의해 발생하는 계면 모양이 보다 더 평평하므로 계면 누설 전류가 작아지고, 계면의 면적이 작아지므로 베이스-컬렉터 접합용량도 또한 감소하게 되는 등 소자의 고주파 응답 특성이 우수하다는 데에 그 효과가 있다.
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公开(公告)号：KR1019960026935A
公开(公告)日：1996-07-22
申请号：KR1019940032830
申请日：1994-12-05
IPC: H01L29/73
Abstract: 본 발명은 콜렉터의 기생 저항을 감소시키고 초고주파 응답 특성이 매우 우수한 쌍극자 트랜지스터의 구조를 제공하기 위한 것으로, 금속성 박막(13)으로 콜렉터 매립층을 형성하고, 금속성 박막(13)을 산화막(14)에 대해 선택적으로 과식각하고 실리콘(15)을 선택적으로 성장시켜 쌍극자 트랜지스터를 제조한다.
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公开(公告)号：KR1019960026915A
公开(公告)日：1996-07-22
申请号：KR1019940036365
申请日：1994-12-23
IPC: H01L29/06
Abstract: 본 발명에서는 컬렉터(2-4)가 절연막(2-3)에 의해 격리가 되므로 종래의 도랑격리와 같은 소자간의 격리공정이 불필요해져 생략가능하고, 에미터, 베이스, 컬렉터의 면적이 거의 같아져서 베이스-컬렉터간의 기생용량 뿐만 아니라 에미터-베이스간이 자기정렬되어 종래의 초자기정렬 장점이 본 발명에도 그대로 있으며, 본 발명에서는 소자격리공정이 제거됨으로써 소자의 면적을 더욱 줄일 수 있으며 동시에 공정도 더욱 단순해졌다.
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