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公开(公告)号：KR1019960002681B1
公开(公告)日：1996-02-24
申请号：KR1019930019964
申请日：1993-09-27
IPC: H04L12/43
Abstract: a first logical addition processing unit for ORing a LOT(loss of tributary) signal and a test signal; a second logical addition processing unit for ORing a loop back signal and an output signal from the first logical addition processing unit; a signal generating unit for receiving an oscillation clock and the output of the first logical addition processing unit to generate a similar converting signal; a detecting and line signal decoding unit for receiving a receiving anode signal, a receiving cathode signal and a receiving clock to decode a line signal and for generating a receiving signal and a CPU monitoring signal; a first selecting unit for generating an output signal to become a payload of VC1; a PRBS detecting unit for detecting a PRBS signal on the basis of a CPU loop back signal and if a bit error is generated, for generating an error signal; an 8-bit asynchronous buffer means for generating 8-stage data, 8-stage write address most significant bit, and 8-stage read address most significant bit; a second selecting unit for generating a selection signal; a third logical addition processing unit for ORing a buffer selection signal and a synchronous mode signal to generate a synchronous buffer signal; and a 64-stage buffer and phase comparing unit for providing a buffer WCK, S1/S2 Cont., and a buffer reset signal to an 8-bit asynchronous buffer unit and for outputting data and a buffer state sensing signal.
Abstract translation: 用于对LOT（分支丢失）信号和测试信号进行OR运算的第一逻辑加法处理单元; 第二逻辑加法处理单元，用于对来自第一逻辑加法处理单元的回送信号和输出信号进行和操作; 信号产生单元，用于接收振荡时钟和所述第一逻辑加法处理单元的输出以产生类似的转换信号; 检测线路信号解码单元，用于接收接收阳极信号，接收阴极信号和接收时钟，以解码线路信号并产生接收信号和CPU监控信号; 第一选择单元，用于产生输出信号以成为VC1的净荷; PRBS检测单元，用于基于CPU回送信号检测PRBS信号，并且如果产生位错误，则产生误差信号; 8位异步缓冲器，用于产生8级数据，8级写地址最高有效位，8级读地址最高有效位; 第二选择单元，用于产生选择信号; 第三逻辑加法处理单元，用于对缓冲器选择信号和同步模式信号进行或运算，以产生同步缓冲器信号; 以及用于向8位异步缓冲器单元提供缓冲器WCK，S1 / S2 Cont和缓冲器复位信号并用于输出数据和缓冲器状态检测信号的64级缓冲器和相位比较单元。
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公开(公告)号：KR1019950015086B1
公开(公告)日：1995-12-21
申请号：KR1019930013965
申请日：1993-07-22
IPC: H04L12/43
Abstract: The synchronous mode multiplexing transmission device comprises: first and second network node interface units for performing a bidirectional 1+1 auto protection switching mode; a dependent signal processing unit for performing a signal mapping, a multiplexing/demultiplexing and a demapping and transmitting it to an external DS3 line; first and second high speed multiplexing units for performing a 1+1 switching mode; a system timing generating unit for generating a clock and a timing required by a system; and a system control unit for supplying a man machine interface for an operator.
Abstract translation: 同步模式复用传输装置包括：用于执行双向1 + 1自动保护切换模式的第一和第二网络节点接口单元; 用于执行信号映射的依赖信号处理单元，复用/解复用和解映射并将其发送到外部DS3线; 用于执行1 + 1切换模式的第一和第二高速复用单元; 系统定时产生单元，用于产生系统所需的时钟和定时; 以及用于为操作者提供人机界面的系统控制单元。
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公开(公告)号：KR1019950007500B1
公开(公告)日：1995-07-11
申请号：KR1019910019361
申请日：1991-10-31
IPC: H04L7/00
Abstract: The demultiplexer for synchronous/asynchronous signal receives virtual container 11 (VC11) multi-frame signal (1.664Mbps) from tributary unit group 21 (TUG21) and demultiplexes it. The demultiplexer extracts asynchronous 1.544Mbps signal from VC11 multi-frame suitable for synchronous hierarchy and multiple structure of CCITT standard synchronous multiplexer. The demultiplexer consists of a TU11 receiver (1), a VC11 multi-frame extractor (2), a VC11 multi-frame clock generator (3), a controller (4), a clock generator (5) and an MPU interface (6).
Abstract translation: 用于同步/异步信号的解复用器从支路单元组21（TUG21）接收虚拟容器11（VC11）多帧信号（1.664Mbps）并对其进行解复用。 解复用器从VC11多帧提取异步1.544Mbps信号，适用于同步分层和CCITT标准同步多路复用器的多种结构。 解复用器由TU11接收机（1），VC11多帧提取器（2），VC11多帧时钟发生器（3），控制器（4），时钟发生器（5）和MPU接口 ）。
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Patent Agency Ranking
公开(公告)号：KR1019950007433B1
公开(公告)日：1995-07-10
申请号：KR1019910019362
申请日：1991-10-31
IPC: H04L7/00
Abstract: The mapper for synchronous container(VC11) is suitable for synchronous hierarchy and multiple structure of CCITT standard synchronous multiplexer. The mapper comprises a stopping controller(1), a stopping clock generator(2), a VC11 multi-frame former(3), a VC11 multi-frame clock generator(4), a TU11 (Tributary Unit Group 11) transmitter(5) and a MPU (Micro Processing Unit) interface.
Abstract translation: 同步容器映射器（VC11）适用于CCITT标准同步多路复用器的同步分层结构和多结构。 该映射器包括一个停止控制器（1），一个停止时钟发生器（2），一个VC11多帧存储器（3），一个VC11多帧时钟发生器（4），一个TU11（支路单元组11）发射机 ）和MPU（微处理单元）接口。
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公开(公告)号：KR1019950005020B1
公开(公告)日：1995-05-17
申请号：KR1019920026128
申请日：1992-12-29
IPC: H03K19/00
Abstract: The generator for reducing a buffer size comprises: (a) a clock generator that generating a clock after receiving a clock signal, a clock gapping signal, a comparison permitting signal, a comparison result reverse signal and a V5 start signal; (b) a V5 generator supplying a V5EN signal; (c) a V5 comparator timing generator supplying a comparison time indication signal, a clock gapping signal, and a comparison permitting signal; (d) a 5V comparator supplying a comparison result signal and a comparison result reverse signal; (e) a 5V decision part supplying a V5 start signal and a reset formation indication signal; and (f) an initialization pulse generator generating a reset pulse signal.
Abstract translation: 用于减小缓冲器大小的发生器包括：（a）在接收时钟信号，时钟间隔信号，比较许可信号，比较结果反向信号和V5启动信号之后产生时钟的时钟发生器; （b）提供V5EN信号的V5发生器; （c）提供比较时间指示信号的V5比较器定时发生器，时钟间隔信号和比较允许信号; （d）提供比较结果信号和比较结果反向信号的5V比较器; （e）提供V5起始信号和复位形成指示信号的5V判定部分; 和（f）产生复位脉冲信号的初始化脉冲发生器。
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公开(公告)号：KR1019950010428A
公开(公告)日：1995-04-28
申请号：KR1019930018904
申请日：1993-09-17
IPC: H04L7/04
Abstract: 본 발명은 동기식 전송시스템의 동기 다중화기에 적용되는 저속 다중처리부에 사용되는 사상/역사상용 버퍼의 언더런/오버펀(under-run/over-run)을 서비스 중에 연속적으로 감지하여 발생된 신호를 이용하여 소프트웨어의 도움없이 하드웨어적으로 자체의 읽기/쓰기(read/write) 어드레스를 새로이 생성시켜 버퍼의 동작을 정상적으로 수행하도록 하는 동기버퍼 복구장치에 관한 것으로, CPU의 과부하를 줄이고 하드웨어 자체에 의해 자동 복구되며, 서비스 불능 상태의 점검결과 자동 복구되므로 소요되는 시간이 하드웨어 처리로 인해 실시간으로 수행되는 효과가 있다.
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公开(公告)号：KR1019950009465A
公开(公告)日：1995-04-24
申请号：KR1019930018905
申请日：1993-09-17
IPC: G06F13/38
Abstract: 본 발명은 VCI신호프레임 구조의 페이로드(1bits)에 종속신호(1.544Mb/s,2.048Mb/s)의 사상시에 필요한 동기버퍼의 쓰기 클럭과 읽기 클럭에 의해 생성되는 어드레스 값을 비교하여 언더런/오버런 상태를 감지하는 브이.씨.1 신호사상/역사상용 버퍼 읽기/쓰기 어드레스 비교기에 관한 것으로, 동기식 다중 시스템에서 VCI으로의 데이타 다중 및 역다중시 사용되는 모든 버퍼의 쓰기/읽기 어드레스들 간의 오버랩 감시에 적용될 수 있으며, 즉 전송 시스템 내부 또는 외부의 비정상적인 상황 발생, 예로 종속신호의 손실로 부터의 전송신호 복구 또는 시스템 내부의 절체회로로의 스위칭등에 따른 클럭의 흔들림으로 인해 어드레스의 값이 바뀌어 언더런/오버런 현상이 발생하게되면 자동적으로 이를 감지하여 어드레스 발생 카운터들이 리셋될 수 있는 조건을 외부 로 제공하여 실시간 복구 기능을 제공할 수 있는 효과가 있다.
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