-
公开(公告)号：KR100241343B1
公开(公告)日：2000-02-01
申请号：KR1019970054293
申请日：1997-10-22
IPC: H04L29/00
Abstract: 본 발명은 동일 레벨 처리불가 시간등록에 의한 인터럽트 실행순서 제어방법에 관한 것으로서, 주기적으로 발생하는 고실시간성 인터럽트 발생시각의 일정 시간전에 다른 동일 레벨의 인터럽트가 발생하면 이의처리를 연기하기 위해 동일레벨 인터럽트의 처리 제한시간을 나타내는 동일레벨인터럽트 처리불가 시간, 상기 특정 인터럽트가 동일레벨인터럽트 처리불가 시간등록/해제를 요구하였을 때 이의 등록/해제요구를 처리하고 인터럽트 발생시 동일레벨의 인터럽트인가를 구별하기 위한 인터럽트 서비스루틴 스터브, 동일레벨 인터럽트 처리불가 시간이 등록된 상태에서 이 제한시간 이내에 다른 동일레벨 인터럽트가 발생하면 인터럽트서비스 루틴 스터브에 의하여 곧이어 발생할 고실시간성 인터럽트의 처리후에 이 인터럽트를 처리하기 위한 작업을 저장하기 위한 인터럽트 작업 큐, 고실시간성 인터럽트 처리루틴의 등록/해제시 인터럽트번호와 동일 레벨인터럽트 처리불가시간정보를 추출하여 등록/해제를 요구하기 위한 인터럽트 서비스 루틴등록/해제프리미티브로 구성된 동일레벨을 갖는 인터럽트 실행순서를 실행함으로써, 동일레벨인터럽트들에서도 실행순서를 부여할 수 있으며, 동일레벨의 다른 인터럽트들 보다 실행의 고실시간성을 부여할수 있고, 발생한 인터럽트에 대하여 선처리할 수 있는 과정을 추가할 수 있으며, 수행의 가장 우선권을 갖는 새로운 인터럽트 작업큐를 생성하는 효과가 있다.
-
公开(公告)号：KR1019990033051A
公开(公告)日：1999-05-15
申请号：KR1019970054293
申请日：1997-10-22
IPC: H04L29/00
Abstract: 본 발명은 동일 레벨 처리불가 시간등록에 의한 인터럽트 실행순서 제어방법에 관한 것으로서, 주기적으로 발생하는 고실시간성 인터럽트 발생시각의 일정 시간전에 다른 동일 레벨의 인터럽트가 발생하면 이의처리를 연기하기 위해 동일레벨 인터럽트의 처리 제한시간을 나타내는 동일레벨인터럽트 처리불가 시간, 상기 특정 인터럽트가 동일레벨인터럽트 처리불가 시간등록/해제를 요구하였을 때 이의 등록/해제요구를 처리하고 인터럽트 발생시 동일레벨의 인터럽트인가를 구별하기 위한 인터럽트 서비스루틴 스터브, 동일레벨 인터럽트 처리불가 시간이 등록된 상태에서 이 제한시간 이내에 다른 동일레벨 인터럽트가 발생하면 인터럽트서비스 루틴 스터브에 의하여 곧이어 발생할 고실시간성 인터럽트의 처리후에 이 인터럽트를 처리하기 위한 작업을 저장하기 위한 인터럽트 작업 큐, 고실시간성 인터럽트 처리루틴의 등록/해제시 인터럽트번호와 동일 레벨인터럽트 처리불가시간정보를 추출하여 등록/해제를 요구하기 위한 인터럽트 서비스 루틴등록/해제프리미티브로 구성된 동일레벨을 갖는 인터럽트 실행순서를 실행함으로써, 동일레벨인터럽트들에서도 실행순서를 부여할 수 있으며, 동일레벨의 다른 인터럽트들 보다 실행의 고실시간성을 부여할수 있고, 발생한 인터럽트에 대하여 선처리할 수 있는 과정을 추가할 수 있으며, 수행의 가장 우선권을 갖는 새로운 인터럽트 작업큐를 생성하는 효과가 있다.
-
公开(公告)号：KR100136521B1
公开(公告)日：1999-05-15
申请号：KR1019940033163
申请日：1994-12-07
IPC: G06F1/04
Abstract: 본 발명은 클럭망을 이중화 동기시켜 구성한 시스템의 클럭수신부에 위치하는 이중화 클럭 선택장치에 관한 것으로서, 클럭망을 효율적이고 안정적으로 운용할 수 있게 하며 최적의 방식에 의해 클럭을 선택하여 사용하는 이중화 클럭선택장치를 제공하기 위하여, 클럭과 클럭에 대한 상태정보를 수신하는 클럭 수신 수단(1); 클럭의 상태를 감시하고 그 상태정보를 출력하는 입력 클럭 감시 수단(2); 클럭선택용 정보를 수신하는 클럭 선택 정보 수신 수단(3); 클럭의 상태정보와 입력클럭의 상태정보를 입력받고 클럭선택용 정보를 입력받아 클럭 선택 신호를 발생하는 클럭 선택 신호 발생 수단(4); 클럭을 입력받고 클럭선택신호를 입력받아 클럭선택신호에 의해 일 클럭을 선택한 후 출력하는 클럭 선택 수단(5); 클럭의 상태를 감시하고 그 상태정보를 출력하는 출력 클럭 감시 수단(6); 선택된 클럭과 그 상태정보를 수신하여 외부로 공급하는 클럭 송신 수단(7); 및 입력클럭의 상태정보와 클럭선택신호 및 출력클럭의 상태정보등을 취합하여 상기 외부로 전송하는 선택 신호 및 상태 정보 송신 수단(8)을 구비하여 클럭망을 안정적이고 효율적으로 운용할 수 있고 클럭망의 신뢰성을 높고 반도체 집적화가 가능하여 면적을 최소화할 수 있다.
-
公开(公告)号：KR100153912B1
公开(公告)日：1998-12-15
申请号：KR1019950050093
申请日：1995-12-14
IPC: H03K3/353
Abstract: 본 발명은 D플립플롭의 데이타 이동성을 이용한 디지틀 클럭 감시회로에 관한 것으로, 클럭펄스와 감시용 기준클럭펄스를 입력하고 내장된 D플립플롭의 데이타 이동성을 이용하여 클럭펄스가 상승천이한 후 하강천이하는 구간에서 클럭펄스와 감시용 기준클럭펄스간의 주파수 성분을 비교하여 출력하는 상승구간 주파수 검출수단; 상기 클럭펄스와 감시용 기준클럭펄스를 입력하고 내장된 D플립플롭의 데이타 이동성을 이용하여 클럭펄스가 하강천이한 후 상승천이하는 구간에서 클럭펄스와 감시용 기준클럭펄스간의 주파수 성분을 비교하여 출력하는 하강구간 주파수 검출수단; 상기 상승구간 주파수 검출수단의 출력과 상기 하강구간 주파수 검출수단의 출력에 연결되어 클럭펄스의 전 구간에 걸친 이상유무를 검출하는 클럭펄스 이상유무 검출수단을 구비하는 것을 특징으로 한다.
-
公开(公告)号：KR1019960024797A
公开(公告)日：1996-07-20
申请号：KR1019940033163
申请日：1994-12-07
IPC: G06F1/04
Abstract: 본 발명은 클럭망을 이중화 동기시켜 구성한 시스템의 클럭수신부에 위하는 이중화 클럭 선택장치에 관한 것으로서, 클럭망을 효율적이고 안정적으로 운용할 수 있게 하며 최적의 방식에 의해 클럭을 선택하여 사용하는 이중화 클럭선택 장치를 제공하기 위하여, 클럭과 클럭에 대한 상태정보를 수신하는 클럭 수신 수단(1); 클럭의 상태를 감시하고 그 상태정보를 출력하는 입력 클럭 감시 수단(2);클럭선택용 정보를 수신하는 클럭선택 정보 수신 수단(3); 클럭의 상태정보와 입력 클럭의 상태 정보를 입력받고 클럭선택용 정보를 입력받아 클럭 선택 신호를 발생하는 클럭 선택 신호 발생 수단(4); 클럭을 입력받고 클럭선택신호를 입력받아 클럭선택신호에 의해 일 클럭을 선택한 후 출력하는 클럭 선택 수단(5); 클럭의 상태를 감시하고 그 상태 정보를 출력하는 출력 클럭 감시 수단(6); 선택된 클럭과 그 상태정보를 수신하여 외부로 공급하는 클럭 송신 수단(7); 및 입력 클럭의 상태정보와 클럭선택신호 및 출력클럭의 상태정보등을 취합하여 상기 외부로 전송하는 선택 신호 및 상태 정보 송신 수단(8)을 구비하여 클럭망을 안정적이고 효율적으로 운용할 수 있고 클럭망의 신뢰성을 높고 반도체 집적화가 가능하여 면적을 최소화 할 수 있다.
-
Patent Agency Ranking
公开(公告)号：KR1019930015534A
公开(公告)日：1993-07-24
申请号：KR1019910022459
申请日：1991-12-07
IPC: H04M3/02
Abstract: 본 발명은 전자교환기의 망동기에 관한 것으로서 특히 동기신호 및 클럭공급장치에 관한 것이다.
본 발명은 시스템내의 클럭 주파수를 달리 사용하는 장치등에 대한 동기장치로 사용될 수 있으며, 전전자 교환기의 스페이스 스위치 장치와 하이웨이 데이타 장치에 대한 동기 장치로 사용될 수 있는 효과가 있다.-
-
-
-
公开(公告)号：KR1019920005168B1
公开(公告)日：1992-06-27
申请号：KR1019890012893
申请日：1989-09-06
Abstract: The double synchronizing circuit allows two clock generating board adopted by a private branch exchange to supply consistant clock pulses to a system utilizing ripple carry output of a counter. The circuit comprises a first counter (1) for supplying divided clock pulse (Q1) and ripple carry output (TC1), a second counter (2) for supplying ripple carry output (TC2) by receiving the ripple carry output (TC1) and clock pulses (CP) through an enable terminal (CET2) and a clock terminal (CP), a third counter (3) for supplying ripple carry output (TC3) by receiving the ripple carry output (TC2) and the clock pulses (CP), a D flip-flop (4) for generating a first reset signal (/Q), and an AND gate (5) for operating the first reset signal (/Q) and a second reset signal (/MR2) transmitted from an opposite board to generate master reset signal (/MR).
Abstract translation: 双同步电路允许专用分支交换机采用的两个时钟发生板将一致的时钟脉冲提供给利用计数器的纹波进位输出的系统。 该电路包括用于提供分频时钟脉冲（Q1）和纹波输入输出（TC1）的第一计数器（1），用于通过接收纹波输入输出（TC1）和时钟 通过使能端子（CET2）和时钟端子（CP）的脉冲（CP），通过接收脉动进位输出（TC2）和时钟脉冲（CP）来提供纹波输入输出（TC3）的第三计数器（3） 用于产生第一复位信号（/ Q）的D触发器（4）和用于操作第一复位信号（/ Q）的与门（5）和从相对板发送的第二复位信号（/ MR2） 以产生主复位信号（/ MR）。
-
-
-
-
-
-
-
-
-
Search Results
177
records
(took 0.021 seconds)
