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公开(公告)号：KR1019950033876A
公开(公告)日：1995-12-26
申请号：KR1019940010963
申请日：1994-05-20
IPC: H04J99/00
Abstract: 본 발명은 고속의 비트 속도를 가진 데이타를 비트 동기 회로를 이용하여 n : 1로 안정되게 다중화 시키는 다중화 장치에 관한 것으로, 바이트 클럭과 비트 클럭이 서로 독립적으로 입력되어 각각의 지터에 의한 다중화의 어려움을 해결하기 위한 목적으로 바이트 클럭 펄스 천이와 전압 제어 발진기(VCO)의 비트 클럭 펄스의 하강천이와의 위상관계를 비교하여 전압 제어 발진기의 비트 클럭 펄스의 하강천이가 입력되는 바이트 클럭천이 보다 앞에서 발생하는지 또는 뒤에서 발생하는지를 구분하여그 결과를 출력하고, 상기 전압 제어 발진기의비트 클럭으로 상기 바이트 클럭을 리타이밍하여 리타이밍된 바이트 클럭을 출력하는 위상 비교 수단과, 상기 위상비교 수단과 연결되어 상기 위상 비교 수단의 출력을 저역 여파 또는 및 적분하여 직류성분을 함하는 저역 주파수 성분만을 전압으로 출력하는 저역여파 또는 적분수단과, 상기 저역 여파 및 적분 수단에 연결되어 상기 저역 여파 및 적분수단의 출력 전압에 따라 위상 및 주파수 변경되는 비트클럭 펄스를 구동하여 상기 위상 비교 수단으로 입력하는 전압 제어 발진 수단과, 상기 위상 비교 수단과 연결되어 n개의 입력병렬 데이타를 상기 위상 비교 수단의 출력인 리타이밍된 바이트 클럭의 상승천이로 입력 병렬 데이타를 리타이밍하여 리타이밍된 입력 병렬 데이타를 출력하는 리타이밍 수단과, 상기 위상 비교 수단과 연결되고 상기 전압 제어 발진 수단과 연결되어 상기 위상 비교 수단의 출력인 리타이밍된 바이트 클러과 상기 전압 제어 발진 수단의 출력인 비트 클럭을 이용하여 상기 리타이밍된 바이트 클럭으로 리타이밍된 입력 병렬 데 타를 발생시켜 상기 리타이밍된 입력 병렬 데이타의 눈 모양을 상기 비트 클럭으로 n번 나눌때(n : 1 다중화의 경우)상기 비트 클럭의 n번째 상승천이로입력 병렬 데이타를 출력 직렬 데이타로 변환된는 시점을 제공하는 로드 펄스를 발생시키는 병렬 로드 펄스 발생 수단과, 상기 병렬 로드 펄스 발생 수단, 상기 전압 제어 발진 수단, 상기 리타이밍 수단에 각각 연결되어 상기 병렬 로드 펄스 발생 수단의 출력인 로드 펄스를 발생시키는 상기 전압 제어발진 수단의 출력인 비트 클럭의 상승천이의 다음 비트 클럭의 상승 천이부터 상기 리타이밍 수단의 출력인 리타이밍된 입력 병렬 데이타를 출력 직력 데이타로 변환시키는 병렬/직렬 변환 수단으로 구성된 것을 특징으로 하는 다중화장치로 상기와 같은 비트 동기회로를 이용하여 바이트 클럭과 비트 클럭의 일정한 관계를 유지시키고, 상기 두 클럭의 종속적인 관계에 의해서 리타이밍된 입력 병렬 데이타와 로드 펄스를 안정되게 발생시켜서 다중화를 수행하므로 고속의 비트 속도를 가진 데이타에 대해서도 안정되게 다중화할 수 있는 특유의 효과가 있다.
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公开(公告)号：KR1019950009408B1
公开(公告)日：1995-08-22
申请号：KR1019930021038
申请日：1993-10-11
IPC: H04L7/04
Abstract: The apparatus comprises a phase comparing unit, a first phase and frequency comparison gain limiting unit, a frequency comparing unit, a second phase and frequency comparison gain limiting unit, a low-band and integral unit, a VCO, an N dividing unit, an M dividing unit, and a serial gain selecting unit.
Abstract translation: 该装置包括相位比较单元，第一相位和频率比较增益限制单元，频率比较单元，第二相位和频率比较增益限制单元，低频带和积分单元，VCO，N分频单元， M分割单元和串行增益选择单元。
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公开(公告)号：KR1019950008461B1
公开(公告)日：1995-07-31
申请号：KR1019920004480
申请日：1992-03-18
IPC: H03L7/00
Abstract: The bit synchroniser has PLL whose loop gain is not varied sensitively to bit pattern and bit rate of NRZ data, and comprises: a phase comparator comparing the NRZ signal with the output of a VCO forming a synchronised clock pulse; a gain controller limiting the phase comparison signal to restrict the density of data transitions from the comparator; a frequency comparator comparing the VCO frequency with a signal of half the frequency of an external reference clock; a second gain controller restricting the comparator output below a predetermined level; and an N-frequency divider connecting the output of the VCO to both gain controllers. The pulse information is shaped such that its pulse width is irrelevant to either the reference or VCO clock frequencies.
Abstract translation: 位同步器具有PLL，其环路增益不敏感地与NRZ数据的位模式和位速率变化，并且包括：相位比较器，将NRZ信号与形成同步时钟脉冲的VCO的输出进行比较; 增益控制器限制相位比较信号以限制来自比较器的数据转换的密度; 比较VCO频率与外部参考时钟频率的一半的信号的频率比较器; 第二增益控制器，将比较器输出限制在预定水平以下; 以及将VCO的输出连接到两个增益控制器的N分频器。 脉冲信息的形状使得其脉冲宽度与参考或VCO时钟频率无关。
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公开(公告)号：KR1019940017239A
公开(公告)日：1994-07-26
申请号：KR1019920024191
申请日：1992-12-14
IPC: H03M1/28
Abstract: 본 발명은 입력되는 CMI(Code Mark Inversion)데이터 비트단위 간격(UI : Unit Interval)중앙에서 클럭펄스의 천이가 발생하도록 하는 위상검출기와 연동되어 CMI 데이터를 NRZ데이터로 복호하는 CMI/NRZ(Code Mark Inversion/Non-Return to Zero)복호장치에 관한 것으로, CMI데이터에 대해서 클럭펄스의 위상이 180°바뀌어도 CMI 데이터를 NRZ 데이터로 안정되게 복호하기 위한 것이다.
따라서, 본 발명은 입력되는 CMI(Code Mark Inversion)데이터 비트단위 간격(Unit Interval)중앙에서 클럭펄스의 천이에 따라 CMI 데이터를 NRZ(Non-Return to Zero)데이터로 복호하는 CMI/NRZ복호기에 있어서, 동상 및 역상 클럭 펄스 발생수단(1), 논-인버팅데이터 및 인버팅 데이터 출력수단(2), 데이터 천이와 클럭펄스의 천이간 시간 간격 출력수단(3), 클럭펄스 반주기 기준펄스 발생수단(4), 상승 천이 검출및 2단 반주기 이동수단(5), 하강 천이 검출 및 3단 반주기 이동수단(6), CMI/NRZ 복호수단(7), 및 부호위반 검출수단(8)으로 구성된다.-
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公开(公告)号：KR1019920007258B1
公开(公告)日：1992-08-28
申请号：KR1019890020548
申请日：1989-12-30
IPC: H03K3/00
Abstract: The circuit reconstructs the clock pulse and the frame pulse from input synthesized pulse not using a phase lock loop and selects the margin of phase noise level by uses. The circuit includes an in (-) phase and opposite phase pulse generating circuit (1) for converting the synthesized pulse to in-phase pulse and opposite phase pulse, a clock pulse extracting unit (2) for extracting the clock pulse from the synthesized pulse, a frequency divided pulse generating unit (3) for inverting the reconstructed clock pulse and for converting pulse having double frequency of the synthesized pulse to in-phase and opposite phase pulses at every period of the synthesized pulse, and a frame pulse position detector (4) for detecting position of frame pulse in the synthesized pulse.
Abstract translation: 该电路从不使用锁相环路的输入合成脉冲重建时钟脉冲和帧脉冲，并通过使用选择相位噪声电平的余量。 该电路包括用于将合成脉冲转换为同相脉冲和相位相位脉冲的（ - ）相位和相位相位脉冲发生电路（1），用于从合成脉冲中提取时钟脉冲的时钟脉冲提取单元（2） ，分频脉冲发生单元（3），用于将合成脉冲的每个周期的重构时钟脉冲反转并将用于合成脉冲的双倍频率的脉冲转换为同相和相位相位脉冲，以及帧脉冲位置检测器 4）用于检测合成脉冲中帧脉冲的位置。
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公开(公告)号：KR1019910008757B1
公开(公告)日：1991-10-19
申请号：KR1019890008111
申请日：1989-06-13
Abstract: The circuit reconstructs the clock pulse and the frame pulse from the Non Return to Zero (N Rz) synthesized pulse not using a phase lock loop (PLL) or a phase control circuit. The circuit includes a same and reverse pulse generator (1) for converting the synthesized pulse to the same and reverse phased pulse, a clock pulse reconstruction unit (2), a divided clock pulse generator (3) for generating the same and reverse phased pulse using the reconstructed pulse, a frame pulse position detector (6) for detecting the position of the frame pulse in the synthesized pulse, a clock pulse delay compensator (5) for compensating the delay of the clock pulse in the frame pulse position detector and a frame pulse generator (7) for generating the frame pulse.
Abstract translation: 电路重构不使用锁相环（PLL）或相位控制电路的非归零（N Rz）合成脉冲的时钟脉冲和帧脉冲。 该电路包括用于将合成脉冲转换为相同和反向相位脉冲的相同和反向脉冲发生器（1），时钟脉冲重建单元（2），分频时钟脉冲发生器（3），用于产生相位和相位相位脉冲 使用重建的脉冲，用于检测合成脉冲中的帧脉冲的位置的帧脉冲位置检测器（6），用于补偿帧脉冲位置检测器中的时钟脉冲的延迟的时钟脉冲延迟补偿器（5）和 帧脉冲发生器（7），用于产生帧脉冲。
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