公开(公告)号：JP2017523488A

公开(公告)日：2017-08-17

申请号：JP2016558772

申请日：2015-06-23

Applicant: アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated ,  アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated

Inventor： エイ． ダース グレン ,  エイ． ダース グレン ,  タルボット ジェリー ,  タルボット ジェリー ,  カシェム アンワー ,  カシェム アンワー ,  プレーテ エドアルド ,  プレーテ エドアルド ,  アミック ブライアン ,  アミック ブライアン

IPC: G06F12/00

CPC classification number: G06F13/4072 ,  G06F13/1689

Abstract: メモリ物理層インタフェース(PHY)(140,205)に統合されたコントローラ(215)は、ダイナミックランダムアクセスメモリ(DRAM)等の関連する外部メモリ(135)と通信するためのメモリPHYを構成するのに用いられるトレーニングを制御するために使用可能であり、これにより、BIOS(120)とメモリPHYとの間のデータパイプライン上でトレーニングシーケンスを提供する必要性が取り除かれる。例えば、メモリPHYに統合されたコントローラ(215)は、トレーニングアルゴリズムに基づいて、外部メモリと通信するためのメモリPHYの読み出しトレーニング及び書き込みトレーニングを制御することができる。このトレーニングアルゴリズムは、トレーニングアルゴリズムによって生成されたトレーニングシーケンス又はコマンドが通過する信号経路を特徴付けるシード情報をBIOSから受信することなく、メモリPHYと外部メモリとの間のタイミング遅延及び電圧オフセットの解決に向けて収束する、シードレストレーニングアルゴリズムであってもよい。【選択図】図1

公开(公告)号：JP2016534430A

公开(公告)日：2016-11-04

申请号：JP2016525922

申请日：2014-10-24

Applicant: アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated ,  アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated

Inventor： ベンカタチャー アショク ,  ベンカタチャー アショク ,  パヌコルー カルティック ,  パヌコルー カルティック ,  アレカプディ スリカンス ,  アレカプディ スリカンス ,  エイ． チットニス サミール ,  エイ． チットニス サミール ,  テルぺス エミール ,  テルぺス エミール

IPC: G06F9/38

CPC classification number: G06F9/384 ,  G06F9/30094 ,  G06F9/30098 ,  G06F9/30167 ,  G06F9/3838 ,  G06F9/3863 ,  G06F9/3865

Abstract: 本明細書に記載されるのは、命令の依存性を解消するためにグループにおいてフラグをリネームするための方法及びプロセッサである。プロセッサのデコーダ及び実行ユニットは、グループにフラグをリネームするように構成されてもよく、各グループを適切に別々に処理することを可能にする。このフラグのリネームは、命令に関するフラグ依存性を解消する。これは、命令に正確にフラグを書き込むことを可能にし、この命令は、マージ依存性を生成する必要のないことが求められる。方法及びプロセッサは、命令に埋め込まれた即値を扱うために提供される。16ビット即値バス及び4ビット符号化/制御バスは、デコード及び実行ユニット間のインタフェースに加えられる。8又は12ビット即値のために、即値バスの上位4ビットは、符号化ビットを含む。16ビット即値のために、符号化/制御バスは、符号化ビットを含む。符号化/制御バスは、即値バスの上位4ビットを参照するときを示す。【選択図】図3

Abstract translation: 本文描述的是用于在为了消除指令的依赖性的组中的重命名的标记的方法和处理器。 处理器的解码器和执行单元可以被配置为重新命名标志组，使得它能够适当地单独处理每个组。 重命名此标志消除了指示标志的依赖。 这样写的确切标志的指令，该指令，确定没有必要产生一个归并依赖。 提供的方法和处理器来处理的直接嵌入在指令。 16位立即总线和4位编码/控制总线被施加到解码和执行单元之间的接口。 为8或12位的立即值，即时总线的高4位，其中包括编码的比特。 对于16位的立即值，编码/控制总线包括编码比特。 编码/控制总线指示参照的直接总线的高4位时。 点域

公开(公告)号：JP2016520226A

公开(公告)日：2016-07-11

申请号：JP2016513194

申请日：2013-05-16

Applicant: アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated ,  アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated

Inventor： シュウ イー ,  シュウ イー ,  エス． ジャヤセーナ ヌワン ,  エス． ジャヤセーナ ヌワン ,  シエ ユエン ,  シエ ユエン

IPC: G06F12/00

CPC classification number: G06F13/1636 ,  G06F1/3203 ,  G06F12/02 ,  G06F13/161 ,  G06F13/4243 ,  G11C7/1072 ,  Y02D10/13 ,  Y02D10/14 ,  Y02D10/151

Abstract: 集積回路デバイスは、メモリに接続可能なメモリコントローラを含む。メモリコントローラは、メモリの領域へのメモリアクセスを、領域に特有なメモリタイミングパラメータに基づいてスケジューリングする。方法は、メモリデバイスでメモリアクセス要求を受信することを含む。方法は、メモリアクセス要求によって目標とされるメモリセル回路の領域に特有のメモリタイミングパラメータを表すデータに対して、メモリデバイスのタイミングデータストアからアクセスすることを更に含む。また、方法は、メモリコントローラで、前記データに基づいてメモリアクセス要求をスケジューリングすることを含む。【選択図】図1

Abstract translation: 集成电路装置包括存储器控制器连接到所述存储器。 存储器控制器，所述存储器访问的存储器区域中，并调度基于在区域特定存储器定时参数。 该方法包括接收在所述存储器装置的存储器访问请求。 该方法进一步包括用于表示存储器定时特定于存储单元电路的区域参数的数据由存储器访问请求的目标，它访问存储装置的定时数据存储。 此外，该方法包括：所述存储器控制器调度器，基于所述数据的存储器访问请求。 点域1

公开(公告)号：JP2015536494A

公开(公告)日：2015-12-21

申请号：JP2015537784

申请日：2013-10-16

Applicant: アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated ,  アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated

Inventor： エドワード キッチン ポール ,  エドワード キッチン ポール ,  エル． ウォーカー ウィリアム ,  エル． ウォーカー ウィリアム

IPC: G06F12/08

CPC classification number: G06F9/4418

Abstract: プロセッサ(105)は、第1の処理ユニット(110,115)と、第1の処理ユニットに関連する第1レベルのキャッシュ(220)であって、第1の処理ユニットの正常動作中に使用されたデータを第1の処理ユニットによる使用のために格納するように動作可能な第1レベルのキャッシュと、を備える。第1の処理ユニットは、パワーダウン信号の受信に応じて、第1の処理ユニットについての第1のアーキテクチャ状態データ(240,250,260)を第1レベルのキャッシュ内に格納するように動作可能である。キャッシュレベル(220,230)の階層を有するプロセッサ(105)への電力を制御する方法は、パワーダウン信号の受信に応じて、プロセッサの第1の処理ユニット(110,115)についての第1のアーキテクチャ状態データ(240,250,260)を、キャッシュ階層の第1レベル(220)に格納するステップと、キャッシュ階層の第1レベルと第1の処理ユニットとをパワーダウンする前に、第1のアーキテクチャ状態データを含む第1レベルの内容を、キャッシュ階層の第1の下位レベル(230)にフラッシュするステップと、を含む。【選択図】図8

公开(公告)号：JP2015534670A

公开(公告)日：2015-12-03

申请号：JP2015530050

申请日：2013-08-29

Applicant: アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated ,  アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated

Inventor： エス． サテ ヴィスヴェイシュ ,  エス． サテ ヴィスヴェイシュ ,  ディー． ナフチガー サミュエル ,  ディー． ナフチガー サミュエル

IPC: G06F1/10 ,  G06F1/32 ,  H03K17/687

CPC classification number: G06F1/10 ,  G06F1/04

Abstract: 集積回路のクロックシステムは、共振動作モードと非共振動作モードとの間でクロックシステム(Clk)を切り替えるときに用いられるスイッチを形成する、第1のトランジスタ(502)および第2のトランジスタ(504)を含む。インダクタは、共振モードにおけるクロックシステムのキャパシタンスで共振回路を形成する。スイッチは、スイッチが閉鎖されると、クロック信号(Clk)を受信し、クロック信号をインダクタに供給し、スイッチが開放されると、クロックシステムからインダクタを切断する。第1の高インピーダンス電圧源(501)および第2の高インピーダンス電圧源(503)はそれぞれ第1の電圧および第2の電圧をスイッチに供給し、第1のトランジスタのゲート電圧は、第1の電圧を中心としてクロック信号で遷移し、第2のトランジスタのゲート電圧は、ほぼ一定のオーバードライブ電圧が第1のトランジスタおよび第2のトランジスタに維持されるように、第2の電圧を中心としてクロック信号で遷移する。【選択図】図5

公开(公告)号：JP2015529356A

公开(公告)日：2015-10-05

申请号：JP2015527632

申请日：2013-08-15

Applicant: アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated ,  アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated

Inventor： ダブリュ． マッコーリー ドナルド ,  ダブリュ． マッコーリー ドナルド ,  ピー． トンプソン ステファン ,  ピー． トンプソン ステファン

IPC: G06F12/08

CPC classification number: G06F12/0862 ,  G06F12/0897 ,  G06F2212/1016 ,  G06F2212/1041 ,  G06F2212/6028

Abstract: 本開示は、プリフェッチヒントを使用するための方法および装置を提供する。方法の一実施形態は、第1のキャッシュ(120)に関連付けられた第1のプリフェッチャ(150)で、第1のプリフェッチャによって決定されたメモリアドレスのシーケンス内のいくつかのメモリアドレスからデータをプリフェッチするための要求を発行するのをバイパスすることを含む。メモリアドレスの数は、第2のキャッシュ(125)に関連付けられた第2のプリフェッチャ(140)から受け取った要求に示されている。また、この実施形態は、バイパスされたメモリアドレスの後のメモリアドレスからデータをプリフェッチするための要求を、第1のプリフェッチャから発行することも含む。【選択図】図1

Abstract translation: 本公开提供了用于使用预取提示的方法和装置。 该方法的一个实施例是与第一高速缓存（120）（150）的存储器地址的由所述第一预取所确定的序列中，预取来自多个存储器地址的数据相关联的第一预取 包括旁路发出一个请求。 存储器地址的数量显示在从与所述第二高速缓存（125）（140）相关联的第二预取器接收到的请求。 此外，本实施例中，用于旁路存储器地址还包括：从所述第一预取发行之后从所述存储器预取地址的数据的请求。 点域1

公开(公告)号：JP2015526829A

公开(公告)日：2015-09-10

申请号：JP2015529940

申请日：2013-08-27

Applicant: アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated ,  アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated

Inventor： ジー． ケーゲル アンドルー ,  ジー． ケーゲル アンドルー ,  ディー． ハメル マーク ,  ディー． ハメル マーク

IPC: G06F12/10

CPC classification number: G06F12/1009 ,  G06F12/1036 ,  G06F12/1081 ,  G06F12/109

Abstract: 仮想入出力メモリ管理ユニット(IOMMU)は、入出力(I/O)装置に関連するメモリ要求の周辺にファイアウォールを提供するように構成されている。仮想IOMMUは、ゲストページテーブル、ホストページテーブルおよびゼネラルコントロールレジスタ(すなわちGCR3)テーブルを含むデータ構造を使用する。ゲストページテーブルは、仮想IOMMUの要求速度をサポートするために、ハードウェア内で実行される。GCR3テーブルは、デバイステーブル内に記憶された仮想デバイスIDパラメータを用いて索引付けられている。【選択図】図1

Abstract translation: 虚拟输出存储器管理单元（IOMMU）被配置为提供与周围的输入和输出（I / O）设备相关联的存储器要求的防火墙。 虚拟IOMMU使用包括客户页面表，主机页表和总体控制寄存器（即GCR3）表的数据结构。 客户页表，以支持虚拟IOMMU的请求的速率，在硬件中执行。 GCR3表使用存储在装置表中的虚拟设备ID参数索引。 点域1

公开(公告)号：JP2015522878A

公开(公告)日：2015-08-06

申请号：JP2015516237

申请日：2013-06-07

Applicant: アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated ,  アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated

Inventor： リャシェフスキー アレキサンダー ,  リャシェフスキー アレキサンダー

IPC: G06F9/54

CPC classification number: G06T1/00 ,  G06F9/5033 ,  G06F17/30519 ,  G06T15/005 ,  G09G5/363

Abstract: 要求に応答するための方法、装置およびコンピュータ可読媒体が開示されている。要求に応答する方法は、コールバック関数を含む要求を受け取ることを含み得る。1つ以上の要求は、第1タイプのプロセッサ(CPUであってよい)に関連付けられた第1メモリにおいて受け取られ得る。これらの要求は、第2メモリに移動され得る。第2メモリは、第2タイプのプロセッサ(GPUであってよい)に関連付けられ得る。GPUスレッドは、要求の数が少なくとも閾値数である場合に、要求に対する結果を決定するために、要求を処理し得る。この方法は、結果を第1メモリに移動させることを含み得る。この方法は、CPUが、対応する結果を用いて、1つ以上のコールバック関数を実行することを含み得る。GPUの持続的なスレッドは、閾値数の要求が到達されたときを決定するために、要求の数をチェックし得る。【選択図】図2

Abstract translation: 公开了一种用于响应于该请求，装置和​​计算机可读介质的方法。 如何响应请求可以包括接收包括回调函数的请求。 一个或多个请求可以与第一类型的处理器（其可以是CPU）相关联的第一存储器接收。 这些要求可以被移动到所述第二存储器。 第二存储器可以与第二类型的处理器（其可以是GPU）相关联。 GPU线程，如果请求的数目是至少一个阈值数目，以确定该请求的结果，可以处理该请求。 该方法可以包括将结果移动到所述第一存储器中。 这种方法，CPU，使用对应的结果可以包括执行一个或多个回叫函数。 持久螺纹GPU，以便确定何时对一个阈值数量的请求已经到达，可检查请求的数目。 .The

公开(公告)号：JP2015521779A

公开(公告)日：2015-07-30

申请号：JP2015520236

申请日：2013-06-10

Applicant: アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated ,  アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated

Inventor： ハメル マーク ,  ハメル マーク ,  メイヒュー デイビッド ,  メイヒュー デイビッド ,  オスボーン マイケル ,  オスボーン マイケル ,  シェルノフ アントン ,  シェルノフ アントン ,  クリシュナン ベンカタ ,  クリシュナン ベンカタ

IPC: G06F13/14

CPC classification number: H04L12/00 ,  G06F13/4022 ,  G06F2213/0058 ,  G06F2213/3808 ,  H04L49/70 ,  H04Q1/00 ,  H04Q3/00 ,  H04W76/00 ,  Y02D10/14 ,  Y02D10/151

Abstract: 複数の仮想ネットワークインターフェースカード(vNIC)および入力/出力(I/O)処理複合体を備える集約装置が説明される。vNICは、複数の処理装置と通信している。各処理装置は、少なくとも1つの仮想マシン(VM)を備える。I/O処理複合体は、vNICと少なくとも1つの物理NICとの間に存在する。I/O処理複合体は、少なくとも1つのプロキシNICと、1つの仮想スイッチとを含む。仮想スイッチは、少なくとも1つのVMと少なくとも1つのプロキシNICとの間で、複数のvNICのうち1つのvNICによって確立された通信経路を経由して、複数の処理装置のうち1つの処理装置とデータを交換する。【選択図】図2

Abstract translation: 多个虚拟网络接口卡（vNIC的）和输入/输出的包括配合物（I / O）处理聚合装置进行说明。 的vNIC是在与多个处理装置。 每个处理设备包括至少一个虚拟机（VM）。 I / O处理复杂的是至少一个物理NIC和VNIC之间。 I / O处理复合物包括至少一个代理NIC，和一个虚拟交换机。 虚拟交换机，至少一个代理NIC和至少一个VM之间，经由通过所述多个虚拟网卡的，一个处理设备的单个虚拟网卡和多个处理装置的数据而建立的通信路径 交换。 .The

公开(公告)号：JP2015508599A

公开(公告)日：2015-03-19

申请号：JP2014550334

申请日：2012-12-18

Applicant: アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated ,  アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated

Inventor： サールズ ショーン ,  サールズ ショーン

IPC: H03L7/081 ,  H03K5/131 ,  H03L7/10

CPC classification number: H03L7/10 ,  H03L7/0812

Abstract: 遅延線を基準クロックに同期させるための方法および装置は、基準クロックに基づいてクロック入力信号を受信し、制御調整に従って遅延エッジ信号を出力する遅延線を含む。インジェクタは、基準クロックの第1の立ち上がりエッジを受信し、第1のトリガに応答して、クロック入力信号を遅延線に送信する。シンクロナイザは、立ち上がりエッジが遅延線を通過したことを判定し、この判定に応答して、インジェクタへ第2のトリガを送信して、クロック入力信号の次の単一立ち下がりエッジを遅延線に送信する。電荷ポンプは、遅延エッジ信号とインジェクタから送信された基準エッジ信号とのタイミング差を決定する。電荷ポンプは、制御信号を遅延線に送信して、タイミング差に基づいて遅延線の遅延設定を調整する。【選択図】図5

Abstract translation: 用于同步所述延迟线的参考时钟的方法和装置接收基于参考时钟的时钟输入信号，包括用于根据所述控制调整输出延迟的边缘信号的延迟线。 喷射器接收参考时钟的第一个上升沿，响应于第一触发，发送时钟输入信号到延迟线。 同步判断上升沿已通过延迟线，响应发送到该确定，第二触发发送到喷射器，所述时钟输入信号的以下单下降沿到延迟线 到。 电荷泵确定从延迟边缘信号和喷射器发送的参考边缘信号之间的定时差。 电荷泵将控制信号发送至延迟线来调整基于所述定时差的延迟线的延迟设置。 点域5