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公开(公告)号：KR100921774B1
公开(公告)日：2009-10-15
申请号：KR1020070126042
申请日：2007-12-06
Abstract: 스크램블링 시퀀스를 생성하는 장치는 복수의 제1 비트를 포함하고, 클럭당 디지털 변조의 차수에 해당하는 비트의 수를 이동시키는 제1 쉬프트 레지스터, 복수의 제2 비트를 포함하고, 클럭당 디지털 변조의 차수에 해당하는 비트의 수를 이동시키는 제2 쉬프트 레지스터 및 스크램블링 시퀀스를 생성하는 복수의 제1 배타적 논리합 연산부를 포함한다.
복수의 제1 배타적 논리합 연산부 각각은 복수의 제1 비트 중 하나와 복수의 제2 비트 중 하나를 배타적 논리합 연산하여 스크램블링 시퀀스의 한 비트를 생성하고, 복수의 제1 배타적 논리합 연산부의 개수는 디지털 변조의 차수에 해당하는 비트의 개수에 해당한다.
복조, 스크램블링 시퀀스, 스크램블링-
公开(公告)号：KR100908133B1
公开(公告)日：2009-07-16
申请号：KR1020070121302
申请日：2007-11-27
IPC: H04B17/00
Abstract: 본 발명은 단말기 시험 장치 및 그 방법에 관한 것이다.
본 발명에서는, 단말기와 데이터를 송수신하는 기지국의 유무를 확인하며, 확인된 사항에 따라 기지국이 존재하지 않는 오프 라인 모드이면, 기지국을 대신하여 단말기의 모뎀 상태를 시험하는 검증 신호를 생성한다. 이어, 생성된 검증 신호를 소정의 형태로 변환하여 단말기로 제공한다. 그러면, 단말기는 제공 받은 신호를 복조한 후, 복조된 검증 신호를 토대로 단말기의 모뎀이 정상인지를 확인한다. 이를 통해, 단말기 관계자로 하여금 디버깅(Debugging)이 쉽도록 한다.
한편, 확인된 사항에 따라 기지국이 존재하는 온 라인 모드이면, 단말기 내 적어도 하나의 기능부로부터 모뎀의 정상 여부를 확인할 수 있는 각종 정보를 수집한다. 그리고, 수집된 정보를 단말기 관계자에게 제시한다. 이는 곧, 단말기 개발 시간 단축 및 비용 절감을 이룰 수 있도록 한다.
단말기, 모뎀, 기지국, 검증, 온/오프 라인, 겸용, 개발 시간, 비용Abstract translation: 提供了一种测试终端的装置和方法，通过在存在基站的在线环境中通知终端是否处于正常状态，缩短了开发时间，达到了节约成本的效果。 主计算机（201）确认是否存在与终端收发数据的基站。 在不存在基站的离线的情况下，主机生成用于测试终端的调制解调器状态的验证信号。 离线传输测试单元（203）将生成的验证信号转换为特定格式的信号。 转换后的验证信号被提供给终端。 在基站退出的在线模式的情况下，收集状态信息。
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公开(公告)号：KR1020090063592A
公开(公告)日：2009-06-18
申请号：KR1020070131020
申请日：2007-12-14
IPC: H04B7/26
CPC classification number: H04L5/0053 , H04L1/004 , H04L5/0058 , H04W52/04 , H04W72/042
Abstract: An apparatus for efficiently decoding one or more control channel in a mobile communications terminal is provided to decode control channel data according to the kind of control channel received to the mobile communication terminal. A control information channel decoder(110) decodes control information channel data corresponding to a bit number. A downlink control channel decoder(120) decodes downlink control channel data by using a data block corresponding to the number of bits. A feedback channel decoder(130) decodes feedback channel data corresponding to bit repetition information. A transmission power control channel decoder(140) decodes transmission power control channel data corresponding to an encoding sequence.
Abstract translation: 提供一种用于在移动通信终端中有效解码一个或多个控制信道的装置，以根据接收到移动通信终端的控制信道的种类对控制信道数据进行解码。 控制信息信道解码器（110）解码对应于比特数的控制信息信道数据。 下行链路控制信道解码器（120）通过使用对应于比特数的数据块来解码下行链路控制信道数据。 反馈信道解码器（130）解码对应于比特重复信息的反馈信道数据。 发送功率控制信道解码器（140）解码对应于编码序列的发送功率控制信道数据。
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公开(公告)号：KR1020090063004A
公开(公告)日：2009-06-17
申请号：KR1020070130509
申请日：2007-12-13
IPC: H04W28/22
Abstract: A derate matching method and an apparatus therefor are provided to simultaneously derate-match a plurality of large sized data, thereby shortening a derate matching time. A derate matching apparatus successively stores received data(S300). The derate matching apparatus calculates the number of bits to be derate-matched initially among the received data and performs derate matching(S310). The derate matching apparatus repeats a derate matching process until variables, I and K, become the same(S320). The derate matching apparatus combines accumulated bits to be derate-matched while the variable I becomes from 1 to K in order to generate output data(S330).
Abstract translation: 提供一种降额匹配方法及其装置，用于同时降低匹配多个大尺寸数据，从而缩短降额匹配时间。 降级匹配装置依次存储接收的数据（S300）。 降额匹配装置计算在接收数据中最初降级匹配的比特数，并执行降级匹配（S310）。 降额匹配装置重复降额匹配过程，直到变量I和K变得相同（S320）。 为了产生输出数据，降额匹配装置将累加的比特组合为降序匹配，同时变量I从1变为K，以产生输出数据（S330）。
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公开(公告)号：KR1020090059430A
公开(公告)日：2009-06-11
申请号：KR1020070126290
申请日：2007-12-06
CPC classification number: H04L1/0013 , H03M13/2778 , H03M13/2792
Abstract: An apparatus and a method for processing a signal are provided to consecutively encode a plurality of code blocks by collecting a rate matching result bit of an information bit and a parity bit into a bit stream. An encoder(150) encodes an input signal, and outputs an information bit, a first parity bit, and a second parity bit. A rate matching device(160) collects a rate matching result bit of the information bit, the first parity bit, and the second parity bit into a bit stream while rate-matching the information bit, the first parity bit, and the second parity bit. A block interleaver(170) block-interleaves the bit stream. A collecting period and a block interleaving period are overlapped.
Abstract translation: 提供了一种用于处理信号的装置和方法，用于通过将信息比特和奇偶校验比特的速率匹配结果比特收集到比特流中来对多个码块进行连续编码。 编码器（150）对输入信号进行编码，并输出信息比特，第一奇偶校验位和第二奇偶校验位。 速率匹配装置（160）将信息比特，第一奇偶校验位和第二奇偶校验比特的速率匹配结果比特收集到比特流中，同时对信息比特，第一奇偶校验位和第二奇偶校验位进行速率匹配 。 块交织器（170）块比特流进行交织。 收集周期和块交织周期重叠。
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Patent Agency Ranking
公开(公告)号：KR1020090059280A
公开(公告)日：2009-06-11
申请号：KR1020070126042
申请日：2007-12-06
CPC classification number: H04L9/06 , H04L25/03866 , H04L2012/5673
Abstract: An apparatus for generating a scrambling sequence is provided to perform a parallel processing of a signal by outputting a scrambling sequence having the number of bits corresponding to a digital modulation order. A first shift register(R100) moves a plurality of first bits as the number of bits corresponding to a digital modulation order per a clock. A second shift register(R200) moves a plurality of second bits as the number of bits corresponding to a digital modulation order per a clock. A plurality of first exclusive OR operation parts(300) outputs a scrambling sequence as the number of bits corresponding to a digital modulation order per a clock. Each first exclusive OR operation part operates at least one among a plurality of first bits and at least one among a plurality of second bits, and generates one bit of the scrambling sequence.
Abstract translation: 提供一种用于产生加扰序列的装置，通过输出具有对应于数字调制阶数的位数的加扰序列来执行信号的并行处理。 第一移位寄存器（R100）将多个第一位移动为每个时钟对应于数字调制阶数的位数。 第二移位寄存器（R200）将多个第二位移动为每个时钟对应于数字调制阶数的位数。 多个第一异或运算部分（300）输出加扰序列作为每个时钟对应于数字调制阶数的比特数。 每个第一异或运算部分操作多个第一比特和多个第二比特中的至少一个中的至少一个，并产生加扰序列的一个比特。
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公开(公告)号：KR1020090054172A
公开(公告)日：2009-05-29
申请号：KR1020070120903
申请日：2007-11-26
IPC: G06F17/10
CPC classification number: G06F17/10
Abstract: 역탄젠트 계산 장치는 정의역의 분모의 유효 비트수를 계산하고, 정의역의 분자의 유효 비트수를 계산한다. 또한, 역탄젠트 계산 장치는 분모의 유효 비트수와 분자의 유효 비트수의 차이를 계산하여, 차이를 통해 정의역에 대한 역탄젠트 결과를 계산한다.
이로써, 역탄젠트 계산 방법 및 장치는 적은 하드웨어를 이용하여 역탄젠트 함수를 계산할 수 있다.
역탄젠트-
公开(公告)号：KR1020080039785A
公开(公告)日：2008-05-07
申请号：KR1020070098706
申请日：2007-10-01
CPC classification number: H04L5/0053 , H04B7/0604 , H04J11/0076 , H04L5/0023 , H04L5/005 , H04L27/2692
Abstract: A method and an apparatus for creating common channels in an uplink are provided to improve the receive ability of mobile stations by efficiently allocating resources in the case of creating common channels in a downlink. An apparatus for creating common channels for an uplink in a base station having a plurality of antennas comprises a common channel generation part(100), an antenna mapping part(400), a multiplexing part(500), and a scrambling part(600). The common channel generation part generates common channel signals to create a common channel to transmit common data which will be provided to a plurality of mobile stations through the downlink. The antenna mapping part maps the generated common channel signals to the antennas respectively. The multiplexing part receives the mapped common channel signals according to the antennas, sequentially allocates them to subcarriers and time resources, and outputs a single symbol. Using a scramble sequence, the scrambling part scrambles the outputted symbol.
Abstract translation: 提供一种用于在上行链路中创建公共信道的方法和装置，用于通过在下行链路中创建公共信道的情况下有效地分配资源来提高移动台的接收能力。 一种用于在具有多个天线的基站中创建用于上行链路的公共信道的装置，包括公共信道生成部分（100），天线映射部分（400），复用部分（500）和加扰部分（600） 。 公共信道生成部分生成公共信道信号以创建公共信道以发送将通过下行链路提供给多个移动台的公共数据。 天线映射部分将所生成的公共信道信号分别映射到天线。 多路复用部分根据天线接收映射的公共信道信号，顺序地将它们分配给子载波和时间资源，并输出单个符号。 使用加扰序列，加扰部分加扰输出的符号。
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公开(公告)号：KR1020080022685A
公开(公告)日：2008-03-12
申请号：KR1020060086173
申请日：2006-09-07
Applicant: 삼성전자주식회사
CPC classification number: G09G3/3696 , G09G3/3677 , G09G2320/02 , H01L29/866 , H03F3/16
Abstract: A driving voltage generator and an LCD device having the same are provided to improve image quality of the LCD device by preventing a charging failure of a gate voltage. A driving voltage generator for an LCD(Liquid Crystal Display) device includes a signal generator(510), a signal delay unit(520), and a signal amplifier(530). The signal generator divides an analog voltage using a zener diode and generates a first voltage. The signal delay unit delays the first voltage by a predetermined time and outputs the delayed result. The signal amplifier amplifies the delayed first voltage to generate a gate-on voltage. The zener diode is connected to the analog voltage in a reverse direction. The signal delay unit delays the first voltage by a predetermined time from the analog voltage. The signal amplifier includes a multiple stage amplifier circuits using at least two bipolar junction transistors.
Abstract translation: 提供驱动电压发生器和具有该驱动电压发生器的LCD装置以通过防止栅极电压的充电故障来改善LCD装置的图像质量。 用于LCD（液晶显示器）装置的驱动电压发生器包括信号发生器（510），信号延迟单元（520）和信号放大器（530）。 信号发生器使用齐纳二极管分压模拟电压并产生第一电压。 信号延迟单元将第一电压延迟预定时间并输出延迟结果。 信号放大器放大延迟的第一电压以产生栅极导通电压。 齐纳二极管以相反方向连接到模拟电压。 信号延迟单元将第一电压从模拟电压延迟预定时间。 信号放大器包括使用至少两个双极结型晶体管的多级放大器电路。
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公开(公告)号：KR1020080020851A
公开(公告)日：2008-03-06
申请号：KR1020060084273
申请日：2006-09-01
Applicant: 삼성전자주식회사
Inventor： 박형준
IPC: G02F1/13357 , G02F1/1333
CPC classification number: G02B6/009 , G02B6/0031 , G02B6/0085 , G02F1/133615
Abstract: A backlight assembly and an LCD(Liquid Crystal Display) including the backlight assembly are provided to prevent a lamp cover from being bent and improve heat radiation by using a plurality of openings formed at the lamp cover. A backlight assembly includes a lamp assembly(150), a light guide plate(142) and a receiving container. The lamp assembly includes a lamp(153), a lamp cover(151) and a lamp reflecting film(154). The lamp emits light. The lamp cover envelopes the outer face of the lamp, exposes one side of the lamp and has a plurality of openings(155). The lamp reflecting film is formed on the inner side of the lamp cover. The light guide plate is inserted into the lamp cover and guides the light. The receiving container receives the lamp assembly.
Abstract translation: 提供了包括该背光组件的背光组件和LCD（液晶显示器），以通过使用在灯罩上形成的多个开口来防止灯罩弯曲并改善散热。 背光组件包括灯组件（150），导光板（142）和接收容器。 灯组件包括灯（153），灯罩（151）和灯反射膜（154）。 灯发光。 灯罩包住灯的外表面，露出灯的一侧并具有多个开口（155）。 灯反射膜形成在灯罩的内侧。 导光板插入灯罩并引导灯。 接收容器接收灯组件。
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