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公开(公告)号：KR100146643B1
公开(公告)日：1998-09-15
申请号：KR1019940033804
申请日：1994-12-12
IPC: H04L12/433
Abstract: 본 발명은 ATM VP 교환기의 호처리 기능을 구현하는데 호 시나리오를 사용할 수 있는 방법을 고안하여 호처리 기능을 효율적으로 설계 및 실현할 수 있는, 특히, ATM VP 교환기에서의 호처리 시나리의 종류, 정의, 및 이를 제어할 핸들러의 역할 및 기능 정립하여 다양한 부가서비스를 기존에 구성된 기능에 영향을 최소로 하면서 효과적으로 수용할 수 있는 호 시나리오를 갖는 에이티엠 브이피(ATM VP) 교환 시스팀 및 호 시나리오 제어방법에 관한 것으로, 호처리 소프트웨어를 일정 크기의 프로시듀어들로 나누어 기능 및 서비스 종류마다 프로시듀어 집합으로 구성(이하 호 시나리오라 칭함)하도록 하였으며, 이를 제어하고 관리하는 핸들러를 제공함으로 소프트웨어의 구성이 단순 명료하고, 새로운 기능의 추가시 기존에 구현된 부분에 영향을 최소로 하� �, 시험 및 기능 추적에 용이하며, 개발자의 부재시에도 효과적으로 대처할 수 있으며, 필요한 호 시나리오의 설정으로 새로운 서비스를 기존 보다 쉽게 제공할 수 있는 효과가 있다.
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公开(公告)号：KR1019980035038A
公开(公告)日：1998-08-05
申请号：KR1019960053263
申请日：1996-11-11
IPC: H04L12/56
Abstract: 본 발명은 ATM 교환시스템에서 HDSL 전송을 위한 접속 구조에 관한 것으로서, 디지털 신호를 다치 변조 기술에 의해 전송 대역을 압축하고, 메탈릭 케이블의 단점인 고속 주파 영역에서 손실이나 누화의 영향을 줄이는 HDSL 전송 방식을 ATM 교환기에 적용함으로써 기존의 메탈릭 케이블을 그대로 이용하여 2 Mbps까지의 디지털 신호를 효율적으로 전송하기 위하여, ATM 교환기의 물리 계층 저속 가입자 정합 수단에 접속하여 기존의 메탈릭 케이블에 4 선식 양 방향 전송으로 장거리까지 고속의 데이터 통신을 실현하는데 효과적인 기능을 수행하는 HDSL 가입자 정합 수단; 다수개의 HDSL 가입자 정합 수단의 유지 보수 기능을 관리하여 상위 호 연결 제어 프로세서 수단으로 보고하는 HDSL 가입자 제어 수단; HDSL 가입자 정합 수단으로 부터 입력되는 데이터와 클럭을 복원하여 프레임을 추출하고, ATM 셀을 추출하여 ATM 계층 처리 저속 가입자 정합 수단으로 전달한다. 그리고 ATM 계층 처리 저속 가입자 정합 수단에서 수신한 ATM 셀을 E1 프레임으로 구성하여 HDSL 가입자 정합 수단으로 전송하는 물리 계층 저속 가입자 정합 수단; 물리 계층 저속 가입자 정합 수단으로 부터 수신한 ATM 셀에 라우팅 택을 부가하여 내부 셀로 변환하여 ATM 스위치 수단으로 전달하고, ATM 스위치 수단으로 부터 수신한 내부 셀을 ATM 셀로 변환하여 물리 계층 저속 가입자 정합 수단으로 전달하는 ATM 계층 처리 저속 가입자 정합 수단; ATM 계층 처리 저속 가입자 정합 수단으로 부터 수신한 내부 셀을 직렬 데이터로 변환하여 ATM 스위치 링크를 통해 ATM 스위치 수단으로 전달하고, ATM 스위치 링크를 통하여 ATM 스위치 수단으로 부터 수신한 직렬 데이터를 병렬 데이터로 변환하여 ATM 계층 처리 저속 가입자 정합 수단으로 전달하는 ATM 스위치 수단; 상기 ATM 스위치 수단을 통하여 입력된 신호 셀로 물리 계층 저속 가입자 정합 수단의 각종 유지보수 기능과 연결 관리 기능을 수행하며, 아울러 HDSL 가입자 제어 수단과 EIA-485 통신으로 HDSL 가입자 정합 수단의 유지 보수 기능을 관리하는 호 연결 제어 프로세서 수단을 구비하여 기존의 메탈릭 케이블을 사용하여 광화가 곤란한 이용자에 대하여 감정적으로 광대역 서비스를 제공 할 수 있으며, 각 가정에 까자 광화이버를 포설하는 FTTH(Fiber To The Home)를 원활하게 추진하기 위한 발판으로 기대되고 있어 현재의 협대역 서비스와 장래의 광대역 서비스를 합쳐 경제적으로 제공하면서 유연하게 대응 할 수 있는 구성을 가진 망으로 사용될 수 있는 효과가 있다.
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公开(公告)号：KR1019960027801A
公开(公告)日：1996-07-22
申请号：KR1019940033804
申请日：1994-12-12
IPC: H04L12/433
Abstract: 본 발명은 ATM VP 교환기의 호처리 기능을 구현하는데 호 시나리오를 사용할 수 있는 방법을 고안하여 호처리 기능을 효율적으로 설계 및 실현할 수 있는, 특히, ATM VP 교환기에서의 호처리 시나리의 종류, 정의, 및 이를 제어할 핸들러의 역할 및 기능 정립하여 다양한 부가서비스를 기존에 구성된 기능에 영향을 최소로 하면서 효과적으로 수용할 수 있는 호 시나리오를 갖는 에이티엠 브이피(ATM VP) 교환 시스팀 및 호 시나리오 제어방법에 관한 것으로, 호 처리 소프트웨어를 일정 크기의 프로시듀어들로 나누어 기능 및 서비스 종류마다 프로시듀어 집합으로 구성(이하 "호 시나리오"라 칭함)하도록 하였으며, 이를 제어하고 관리하는 핸들러를 제공함으로 소프트웨어의 구성이 단순 명료하고, 새로운 기능의 추가시 기존에 구현된 부분에 영향을 최소로 며, 시험 및 기능 추적에 용이하며, 개발자의 부재시에도 효과적으로 대처할 수 있으며, 필요한 호 시나리오의 설정으로 새로운 서비스를 기준 보다 쉽게 제공할 수 있는 효과가 있다.
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Patent Agency Ranking
公开(公告)号：KR1019960000162B1
公开(公告)日：1996-01-03
申请号：KR1019920026068
申请日：1992-12-29
IPC: H04Q11/00
Abstract: at least a number of input lines into more than one input group and dividing output lines into more than one output group; at least two input group multiplexing modules which generate inputs in input group from time-division multiplexing into a connecting medium of group association
Abstract translation: 至少多个输入线路输入多于一个输入组并将输出线分成多个输出组; 至少两个输入组复用模块，其将输入组中的输入从时分复用生成到组关联的连接介质
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公开(公告)号：KR1019940017471A
公开(公告)日：1994-07-26
申请号：KR1019920026068
申请日：1992-12-29
IPC: H04Q11/00
Abstract: 본 발명은 다수의 입력라인들과 출력라인들 사이의 스위칭들 위해 활용되는 넌블럭킹 상호접속을 위하여 시분할과 공간분할을 혼합한 혼성상호접속망의 상호접속입력장치에 관한 것으로, 상기 다수의 입력라인들을 적어도 하나 이상의 입력그룹들로 나누고, 또한 자신의 출력라인들도 적어도 하나 이상의 출력그룹으로 나누고, 상기 각 입력그룹내의 입력들을 시분할 다중화에 의해 그룹공동의 연결매체에 입력시키는 적어도 하나 이상의 입력그룹 다중화 모듈(51 내지 5G)을 포함하고 있는 시분할과 공간분할을 혼합한 혼성상호접속망의 상호접속입력장치를 제공하여, 간단한 구조로서 실제 구현이 용이하고 효과적인 상호접속을 수행하도록 한다.
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公开(公告)号：KR1019940017444A
公开(公告)日：1994-07-26
申请号：KR1019920026054
申请日：1992-12-29
Abstract: 본 발명은 광대역 종합통신망(B-ISDN)에서 사용자 정보 전달을 경로 구성을 제공하는 주체인 비동기 전달모드(ATM) 방식의 교환 시스팀에 관한 것이다.
본 발명은, 사용자와의 접합을 위하여 CCITT에서 권고된 사용자 네트워크 인터페이스(UNI : user network interface)정합 프로토콜과 망과의 접합을 위하여 네크워크 노드 인터페이스(NNI : network node interface)정합 프로토콜을 지원하고 NxN의 자기루팅 스위치 모듈을 내장하공 있어 다수(N)개의 양방향 포트를 제공하며, 1:1에서 최대((N-1):1의 범위의 집선비를 가지며 다수개 설치된 집선단(1)과, 상기 집선단간의 정보를 교환하는 호처리 과정이 없는 순수한 인터커넥터(interconnecter)로서 철저히 수동적인 스위치 네트워크의 구조로 이루어지며, 내부에 운용유지보수 프로세서를 내장하고 있는 분배단(3)을 구비한다.-
公开(公告)号：KR100384997B1
公开(公告)日：2003-05-22
申请号：KR1019990035395
申请日：1999-08-25
IPC: H04L12/933 , H04L12/26 , H04L29/12
Abstract: PURPOSE: A switch device of a linked-list common memory is provided to implement the control and management of a linked-list address only with pure hardware in an ATM switching using a common memory, and to consider hardware configuration to minimize the size of the memory and maximize a memory use rate. CONSTITUTION: A header detector(20) extracts a routing header tag during predetermined clocks, for outputting. A routing controller(30) outputs a write request signal. A cell data memory(40) reads cell data to output the cell data to an idle cell controller(90). A linked-list address memory(50) writes read addresses. A write/read address controller(60) requests the supply of write addresses to a free space cell data memory address FIFO(80), and outputs a read address of a next order to the linked-list address memory(50). If cell data corresponding to an output port are stored, the write/read address controller(60) outputs read addresses to the cell data memory(40) and the linked-list address memory(50). If signals for detecting an error and confirming whether to restore the error are inputted from an error detector(110), the write/read address controller(60) performs initialization of decision. The initial address manager(70) resets a counter used in generation of write addresses. The idle cell controller(90) generates and outputs idle cells The error detector(110) requests an output of idle cells to the idle cell controller(90). The read port controller(120) outputs an output port number to the write/read address controller(60), and receives the priority information from external.
Abstract translation: 目的：提供一个链接表公共存储器的开关装置，用于在仅使用公共存储器的ATM交换中用纯硬件实现链接表地址的控制和管理，并考虑硬件配置以最小化 内存并最大化内存使用率。 构成：报头检测器（20）在预定时钟期间提取路由报头标签，用于输出。 路由控制器（30）输出写请求信号。 单元数据存储器（40）读取单元数据以将单元数据输出到空闲单元控制器（90）。 链表地址存储器（50）写入读地址。 写/读地址控制器（60）请求向自由空间单元数据存储器地址FIFO（80）提供写地址，并将下一个命令的读地址输出到链接表地址存储器（50）。 如果存储了与输出端口相对应的单元数据，则写/读地址控制器（60）将读地址输出到单元数据存储器（40）和链接表地址存储器（50）。 如果从错误检测器（110）输入用于检测错误和确认是否恢复错误的信号，则写入/读取地址控制器（60）执行决定的初始化。 初始地址管理器（70）重置用于产生写入地址的计数器。 空闲单元控制器（90）产生并输出空闲单元。差错检测器（110）向空闲单元控制器（90）请求空闲单元的输出。 读端口控制器（120）将输出端口号输出到写/读地址控制器（60），并从外部接收优先级信息。
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