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公开(公告)号：KR1019960019794A
公开(公告)日：1996-06-17
申请号：KR1019940031734
申请日：1994-11-29
Abstract: 규소게르마늄 에피택시층의 두께 및 품위를 이상적으로 한 후 쌍극자 트랜지스터의 소자격리를 하는 본 발명은 먼저 산화막이 없는 n
- 컬렉터 에피 위에 규소게르마늄 베이스에피택시층을 성장하여 에피택시층의 두께를 웨이피내에서 균일하게 하고 에피택시층의 품위를 이상적으로 한다. 이어, 상기 규소게르마늄 에피택시층 위에 화학증착법(Chemical Vapor Deposition)을 사용하여 산화막, 질화막 및 다결정규소막을 연속적으로 증착한다. 이어, 트렌치 격리마스크를 사용하여 소자격리를 위한 트렌치 식각(trench etching)공정을 한다. 이 공정에서, 트렌치형상(trench pattern) 측면에 놓여 있는 필드영역(field area)이 노출되어 소자간의 완전한 격리가 않되는 것을 방지하기 위하여 트렌치형상 정의시 동시에 기둥형상의 구조물이 트렌치형상 측벽에 형상되도록 하여 소자간의 격리를 이루도록 한다. 또한 소자간의 격리를 위하여 절연막을 도포시 스텝 커버리지(step coverage)를 양호하게 하여 평탄한 구조를 이루도록 한다. 이어, 기계화학적 연마방법을 사용하여 평탄한 구조의 소자격리구조를 제작한다.-
公开(公告)号：KR1019960019764A
公开(公告)日：1996-06-17
申请号：KR1019940031325
申请日：1994-11-26
IPC: H01L29/68
Abstract: 본발명은컴퓨터나통신기기등의차세대고속정보처리시스템에널리이용되고있는고속쌍극자(bipolar) 트랜지스터에관한것으로서, 실리콘에미터전극을선택적단결정과성장(epitaxial lateral overgr-owth)하여에미터와베이스가자기정렬되게하고금속성박막을이용하여베이스기생저항을크게감소시킨쌍극자트랜지스터제조방법에관한것이다. 본발명은비활성베이스로금속성박막인티타늄실리사이드를사용하기때문에소자의기생베이스저항이작으며, 에미터와베이스를자기정렬시킴으로서재현성이높고소자의크기를줄여집적도를높일수 있는장점이있다.
Abstract translation: 本发明涉及一种计算机或下一代高速信息广泛和高速双极（双极的）在处理系统中使用的晶体管，例如通信设备，米，以选择性地生长米电极上的单晶硅和（外延横向overgr-零增长）和碱 gajagi提出并涉及一种制造方法，通过使用金属薄膜装置，它大大减小了双极型晶体管基极的寄生电阻。 本发明具有的优点是集成度是nopilsu器件的寄生基极电阻小，因为它使用硅化钛的金属薄膜在惰性基质，具有高再现性，发射极和基sikimeuroseo自对准通过减小装置的尺寸。
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公开(公告)号：KR1019960006750B1
公开(公告)日：1996-05-23
申请号：KR1019920015842
申请日：1992-09-01
IPC: H01L29/70
Abstract: The method is for improving stability and reproducibility of the process. The device comprises: a semiconductor substrate; a first epitaxial layer (1) doped with impurities; a second epitaxial layer (2) formed on top of the first epitaxial layer (1); a local oxide film (3) separating and limiting active and inactive areas ; a first conductive type base area (5) formed on top of the second epitaxial layer (2); a first conductive type base link (11) doped with impurities; a first low resistant layer (6) of the first conductive type doped with impurities formed on top of the base area (5); a second conductive type emitter area (14a) doped with impurities formed on top of base area (5); a second conductive type collector area (9) doped with impurities; a second low resistant layer (14b) of the second conductive type formed on upper part of the above collector area (4); and a base electrode, collector electrode and an emitter electrode (16).
Abstract translation: 该方法用于提高该方法的稳定性和可重复性。 该器件包括：半导体衬底; 掺杂有杂质的第一外延层（1）; 形成在所述第一外延层（1）的顶部上的第二外延层（2）; 局部氧化膜（3）分离和限制活性和非活性区域; 形成在所述第二外延层（2）的顶部上的第一导电型基底区域（5）; 掺杂有杂质的第一导电型基极（11）; 第一导电类型的第一低电阻层（6），其掺杂形成在所述基极区域（5）的顶部上的杂质; 掺杂形成在基部区域（5）的顶部上的杂质的第二导电型发射极区域（14a）; 掺杂杂质的第二导电型集电极区域（9）; 第二导电类型的第二低阻层（14b）形成在上述集电区域（4）的上部; 以及基极，集电极和发射极（16）。
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公开(公告)号：KR1019950021519A
公开(公告)日：1995-07-26
申请号：KR1019930026312
申请日：1993-12-03
IPC: H01L27/08
Abstract: 본 발명은 고속정보처리 시스템에서 사용 가능한 동종접합 및 이종접합 쌍극자 트랜지스터의 제조방법에 관한 것으로서; 종래의 이종접합소자는 베이스의 기생저항이 크고, 소자공정이 복잡한 문제점을 해결하기 위하여 본 발명에서는 컬렉터용 규소박막층(50) (51)를 형성하고, 국부적으로 절연막(53)을 형성하고 그위에 반도체 박막 (55), 베이스 전극용 박막(56), 절연막(57, 58)을 형성하는 공정(a)과, 상기 절연막(57. 58), 금속성 베이스 전극용 박막(56)을 식각하는 공정 (b, c)과. 상기 노출된 반도체 박막(55)을 국부열산화시켜 산화막 (59)을 형성하는 공정(d)과, 상기 절연막(57, 58)과 산화막(59)을 제거하고, 베이스 박막(60)을 성장하고 절연막(11)을 증착하는 공정(e)과, 상기 절연막(53)상부의 박막(55, 56, 60, 61)을 식각하고, 베이스 전극부분을 격리시키기 위해서 측면절연막(62)을 형성하는 공정 (f)과, 에미터 영역을 정의하기 위해서 절연막(61)을 식각하고 에미터 박막(63)을 형성하는 공정 (g)과, 이 위에 소자를 보호하는 절연막(64)을 도포하고(공정 h) , 금속접촉영역을 정의하기 위해 절연막(61, 64)을 식각한 후에 금속(65)을 증착하는 공정 (i)을 제공하여 소자의 공정을 간단화함으로써 초고집적화가 가능하고, 고속정보 처리 및 저전력을 요하는 고속컴퓨터, 통신기기등에서 넓은 응용범위를 갖는 것이 가능하다.
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公开(公告)号：KR1019950021349A
公开(公告)日：1995-07-26
申请号：KR1019930026303
申请日：1993-12-03
IPC: H01L21/76
Abstract: 본 발명은 고속정보처리 시스템에서 사용되는 바이폴라 소자와 BiCMOS소자의 제조공정중 트렌치 소자격리방법에 관한 것으로, 트렌치징의 마스크인 산화막(3)위에 활성영역정의 마스크인 질화막(4)의 정렬되도록 제조하고, 산화막(3), 질화막(4), 산화막(5)의 적층구조를 마스크로 하여 트렌치를 식각하고, 트렌치 마스크용의 LPCVD산화막(5)을 습식 식각하여 웨이퍼표면의 트렌치쪽을 원하는 만큼 증가(9)시켜 마스크 정렬오차를 보상하는 방법과 트렌치를 채운 다결정 실리콘(15)을 기계화학적 연마방법으로 제거함으로써 평탄한 웨이퍼 표면을 얻어 마스크 정렬오차를 줄이는 방법과 선택비가 좋은 선택적 연마로 마스크층인 질화막(4)의 손상을 최소화하여 열산화막(20)형성시 산화방지용 마스크로 재사용하는 방법으로 제조함으로써 집적도 향상과 기생접 용량의 감소에 의한 동작속도의 향상이 가능하다.
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Patent Agency Ranking
公开(公告)号：KR1019950021170A
公开(公告)日：1995-07-26
申请号：KR1019930026790
申请日：1993-12-08
IPC: H01L21/302
Abstract: 본 발명은 건식식각 및 기계화학적 연마방법을 사용한 다결정 규소 평탄화 공정방법에 관한 것으로서 종래에 기계화학적 연마방법의 트렌치 패턴 모서리에서 발생하는 패신(facet)및 디칭(dipping)현상에 의하여 구조물이 형성된 핸들웨이퍼와 씨드용 규소기편을 직접접합할때 접합계면에서 공백(void)가 형성되는 문제점을 해결하기 위하여 본 발명은 구조물이 형성된 규소기판(10)위에 도포된 다결정규소막(11)을 평탄화시키는데 있어서CVD산화규소막(12)을 도포한 후 기계화학적 연마방법에 의하여 트렌지 패턴상부에 노출된 산화규소막(12)을 연마하여 하부 및 측벽에 있는 산화규소막을 남게하고, 상기 ,CVD산화규소막(12)과 다결정규소막(11)을 건식식각 선택비를 이용하여 제3도(d)와 같이 건식식각에 의하여닫결정 규소막을 식각하여 다결정규소 및 산화규 측벽을 형성하는 공정을 제공함으로써 상기 핸들웨이퍼와 씨드용 규소기판을 직접접합하게되면 공백이 없는 접합계면을 형성하여 웨이퍼 노광 작업시 자동으로 조절 가능하며, 웨이퍼의 수율을 향상시킬 수 있다.
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公开(公告)号：KR1019940010914B1
公开(公告)日：1994-11-19
申请号：KR1019910024259
申请日：1991-12-24
IPC: H01L29/68
Abstract: The method includes the steps of forming an N+ type Ge layer (21) on a P type Si substrate, sequentially forming a Ge layer (22) and a SiGe layer (23) onto the layer (21), etching the layers (22,23) to define the collector and base regions, sequentially forming an Si emitter (24) and a contact layer (25) onto the SiGe base region, and forming electrode films thereonto. The transistor uses the Ge layer a collector region to reduce the passing time of electrons to improve the device operating rate and frequency.
Abstract translation: 该方法包括以下步骤：在P型Si衬底上形成N +型Ge层（21），顺序地在层（21）上形成Ge层（22）和SiGe层（23），蚀刻层 23）以限定集电极和基极区域，顺序地在SiGe基极区域上形成Si发射极（24）和接触层（25），并在其上形成电极膜。 晶体管使用Ge层的集电极区域来减少电子的通过时间，以提高器件工作速率和频率。
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公开(公告)号：KR1019930015048A
公开(公告)日：1993-07-23
申请号：KR1019910024260
申请日：1991-12-24
IPC: H01L29/68
Abstract: 본 발명은 컴퓨터와 통신기기등 차세대 고속정보처리 시스템에 사용가능한 고속 쌍극자(Bipola) 트랜지스터(Transistor)의 제조방법에 관한 것이다.
그 제조방법은 규소기판(40)상에 컬렉터용 규소박막층(41) (42)을 성장한 다음 이온주입하여 컬렉터의 금속접촉용 연결부분(4)을 형성하고, 이에 트렌치(44)를 형성하는 공정과, 상기 규소 박막층(42)상에 절연막(45), 다결정규소(46), 절연막(47)을 순차도포하는 공정과, 상기 규소박막층(42)상에 도포된 막을 식각하여 소자의 활성영역을 정의하는 공정과, 이어 다결정 규소막(48)을 식각하는 공정과, 분자선 결정박막 성장법을 이용하여 베이스(50)를 성장한 다음 마스크를 사용하여 베이스 전극용 다결정규스층(45)과 베이스층(46)을 정의하고, 이어 절연막을 도포 및 식각하여 에미터를 정의하는 공정과, 상기 절연막을 제거한 다음 다결정 규소막(53)을 증착하고 아울러 마스크로 에미터 다결정규소와, 컬렉터 다결정규소(54)를 정의하는 공정과, 최종, 마스크를 사 하여 상기 절연막(55)을 식각하여 식각된 부분에 금속(56)을 증착하는 공정을 포함한다.
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